JPH1092935A - 半導体デバイスの接触体とその製造法 - Google Patents

半導体デバイスの接触体とその製造法

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JPH1092935A
JPH1092935A JP9232191A JP23219197A JPH1092935A JP H1092935 A JPH1092935 A JP H1092935A JP 9232191 A JP9232191 A JP 9232191A JP 23219197 A JP23219197 A JP 23219197A JP H1092935 A JPH1092935 A JP H1092935A
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contact hole
insulator
mask layer
mask
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JP9232191A
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Toshiyuki Kaeriyama
敏之 帰山
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Texas Instruments Inc
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Abstract

(57)【要約】 【課題】 標準的リソグラフィ技術により得られるより
もさらに小さな寸法の接触体用ホールを備えた半導体デ
バイスを提供する。 【解決手段】 １つの実施例では、第１マスク層１１０
（例えば、ポリシリコンまたはフォトレジストの層）が
絶縁体層１１２の上に作成される。絶縁体層１１２の一
部分を露出するために、第１マスク層１１０がパターン
に作成されそしてエッチングが行われる。次に、絶縁体
層１１２の露出された部分にエッチングが行われて、底
表面と内側側壁表面を備えた接触体用ホールが作成され
る。接触体用ホールの前記内側表面に沿って、側壁マス
ク層１２０（すなわち側壁パイプ１２０）が作成され
る。次に、側壁マスク層１２０をエッチング・マスクと
して用いて接触体用ホールの底表面に対しエッチングが
行われ、接触体用ホール１２２が作成される。最後に、
導電体部材で接触体用ホールを充填することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、全体的にいえば、
半導体デバイスの製造に関する。さらに詳細にいえば、
本発明は半導体デバイスの接触体とその製造に関する。
【０００２】
【発明が解決しようとする課題】半導体デバイスはます
ます高速になってきており、そしてますます強力になっ
てきている。チップにますます多くのデバイスが集積さ
れることが要請されているので、これらの集積回路を形
成する個々のエレメントはますます小型にならなければ
ならない。例えば、６４メガ・ビット以上のメモリを有
するダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）が作成されており、そして２５６メガ・ビット以
上および１ギガ・ビット以上のメモリを有するＤＲＡＭ
が設計されている。最近のマイクロプロセッサは３００
万個またはそれ以上のトランジスタを有している。さら
に、大規模のメモリ・デバイスがプロセッサまたは他の
回路と共に集積されている。
【０００３】１個のチップに多数個のエレメントが集積
されるので、これらのエレメントの相互接続がますます
重要になる。従来の相互接続技術では、標準的リソグラ
フィ法を用いて接触体用ホールが絶縁体層の中に作成さ
れる。次に、この接触体用ホールがポリシリコンまたは
金属のような導電体部材で充填される。接触体用ホール
（すなわち接触体用孔）の寸法は、標準的リソグラフィ
技術が作り出すことができる最小寸法によって限定され
る。
【０００４】
【課題を解決するための手段】絶縁体層を貫通する接触
体用ホールを作成する改良された方法が開示される。１
つの実施例では、第１マスク層（例えば、ポリシリコン
または金属の層）が絶縁体層の上に作成される。この第
１マスク層がパターンに作成されそしてエッチングが行
われて、絶縁体層の一部分が露出される。次に、絶縁体
層のこの露出された部分にエッチングが行われて、接触
体用ホールが作成される。この接触体用ホールは、底表
面と内側側壁表面とを有する。接触体用ホールの内側表
面に沿って、側壁マスク層（すなわち側壁パイプ）が作
成される。次に、接触体用ホールの底表面に対し、側壁
マスク層をエッチング・マスクとして用いてエッチング
が行われ、接触体用ホールが作成される。最後に、導電
体部材により接触体用ホールを充填することができる。
【０００５】本発明は、先行技術の処理工程に比べて多
くの利点を有する。側壁パイプを用いることにより、リ
ソグラフィの分解能の限界よりも小さな寸法の接触体用
ホールを容易に実現することができる。側壁パイプは、
エッチングの期間中、接触体用ホールの臨界的な寸法の
損失を最小限にすることができる。このような最小限が
得られることは、酸化物とポリシリコンまたは窒化物と
の間のエッチングの選択度によるものである。その上さ
らに、さらに小さな接触体用ホールを作成することによ
り、整合のレジストレーションを最小にすることができ
る。また側壁パイプを用いることにより、接触体用ホー
ルを隣接する相互接続体から絶縁することができる。し
たがって、接触体用ホール相互接続体は他の相互接続体
と短絡することがないであろう。
【０００６】
【発明の実施の形態】本発明の前記特徴は、添付図面を
参照しての下記説明によりさらに明確に理解することが
できるであろう。
【０００７】図面は異なっても対応する番号および対応
する記号は、特に断らない限り、対応する部品を表す。
【０００８】種々の実施例の製造および利用が、下記に
おいて詳細に説明される。けれども本発明により、広範
囲の状況において実施できる多くの応用可能な概念が得
られることが理解されるはずである。説明される特定の
実施例は、本発明を特定の方法で製造および利用するこ
とを単に例示したものであって、本発明の範囲がこれら
の実施例に限定されることを意味するものではない。
【０００９】孔を作成するための先行技術による処理工
程が、図１ａ〜図１ｅにおいて最初に説明される。図１
ａに示されているように、絶縁体領域１２の上にポリシ
リコン層１０が沈着される。図１ｂに示されているよう
に、ポリシリコン層１０がパターンに作成され、そして
エッチングが行われて、絶縁体領域１２の一部分が露出
される。その後、また別のポリシリコン層１４がデバイ
スの上に作成される。図１ｃに示されているように第２
ポリシリコン層１４は、絶縁体領域１２の露出された部
分を被覆すると共に、第１ポリシリコン層１０の上表面
および側面をも被覆する。
【００１０】次に図１ｄに示されているように、ポリシ
リコンのエッチングが行われて、第２ポリシリコン層１
４の厚さよりも大きい厚さのポリシリコンが除去され
る。この処理工程により、第１ポリシリコン層１０の中
に作成された接触体用ホールと共にポリシリコン側壁１
４が残る。この後、ポリシリコン層１０／１４をエッチ
ング・マスクとして用いて、絶縁体領域１２を貫通する
孔を作成することができる。この孔が図１ｅに示されて
いる。
【００１１】図１ａ〜図１ｅの処理工程により、最終的
エッチング・マスク１０／１４の寸法が、ポリシリコン
層１０のオリジナルのパターンの寸法よりも小さいとい
う利点が得られる。換言すればこの処理工程により、リ
ソグラフィにより許容されるよりも小さな要素寸法（ｆ
ｅａｔｕｒｅ ｓｉｚｅ）を得ることが可能である。
【００１２】次に、改良された処理工程を図２ａ〜図２
ｈを参照して説明する。図２ａは、例示されたデバイス
１０５の狭い部分の横断面図である。ここで説明される
処理工程の目標は、絶縁体層１１２を貫通する接触体用
ホールまたは孔を作成し、それにより下側層１０８の一
部分を露出させることである。デバイス１０５は、任意
の種類の半導体デバイスであることができる。例えばこ
の処理工程は、メモリ・デバイス、プロセッサ、汎用の
論理デバイスまたは他のデバイス、の製造に用いること
ができる。
【００１３】絶縁体層１１２は、二酸化シリコンのよう
な酸化物を有する絶縁体層であることができる。または
絶縁体層１１２は、ＢＰＳＧまたはＰＳＧのようなガラ
ス層を有する絶縁体層であることもできる。絶縁体層１
１２はまた、多重層（この多重層の中のいくつかの層は
導電体層または半導体層であることができる）を有する
ことができる。下側層１０８は、シリコン層または金属
層のような導電体部材（または半導体部材）であること
ができる。または、下側層１０８は絶縁体であることが
できる。下側層１０８が特定の組成の層であることは、
本発明にとって重要ではない。
【００１４】図２ｂに示されているように、絶縁体層１
１２の上に第１マスク層１１０が作成される。１つの実
施例では、第１マスク層１１０は厚さが約１０００オン
グストロームのポリシリコンを有する層である。また
は、窒化物部材を有する層を用いることもできる。実
際、絶縁体層１１２を選択的にエッチングすることがで
きるすべての部材はいずれも、マスク層１１０を作成す
るために用いることができる。
【００１５】次に図２ｃに示されているように、レジス
ト層１１８がマスク層１１０の上でパターンに作成され
る。レジスト層１１８は、任意のフォトレジスト部材ま
たは他のマスク部材を有する層であることができる。レ
ジスト層の一部分の幅Ｗマイクロメートルの部分が除去
されて、マスク層１１０の一部分が露出されなければな
らない。レジスト・システムの性質によりどのように小
さな幅部分を作成することができるかにより、幅Ｗの大
きさが制限される。本発明の１つの目標は、幅Ｗよりも
細い接触体用ホールを作成することである。現在のリソ
グラフィ技術では、約０．３５マイクロメートル（すな
わちＷ〜０．３５μｍ）の要素寸法を作成することがで
きる。
【００１６】図２ｄに示されているように、第１マスク
層１１０の露出された部分にエッチングが行われ、そし
てレジスト１１８が除去される。第１マスク層の中にエ
ッチングによりできたホールは、その直径が約Ｗマイク
ロメートルであるであろう。このエッチングされた部分
の形状は、いまは円形であって、円形の接触体が好まし
いけれども、その形は任意であることができる。
【００１７】図示されていないまた別の実施例では、フ
ォトレジスト層１１８を第１マスク層１１０として用い
ることができる。この実施例の場合には、絶縁体層１１
２の上にレジスト層１１８を直接に作成することができ
るであろう。その後、図２ｃに示されているように、レ
ジスト層１１８をパターンに作成することができるであ
ろう。この後の処理工程は、下記の説明においてレジス
ト層１１８が第１マスク層１１０を置き換えている以外
は同じであるであろう。
【００１８】次に、絶縁体層１１２の露出された部分に
エッチングが行われ、図２ｅに示されているように、接
触体用ホール１１９の頂部が作成される。このエッチン
グ段階の期間中、マスク層１１０はエッチング・マスク
として用いられる。もし絶縁体層１１２が二酸化シリコ
ンの層である場合、もしマスク層１１０が窒化物層であ
るならば選択度が１０以上であるエッチングを実行する
ことができ、そしてもしマスク層１１０がシリコン層
（例えば、ポリシリコン層）であるならば選択度が２０
以上であるエッチングを達成することができる。１つの
実施例では、接触体用ホール１１９を深さ約Ｄにまで作
成することができる。ここで深さＤと幅Ｗとの間の比
Ｄ：Ｗは約１：２と６：１の間にある。例えば、確保さ
れたホール１１９は、深さが約０．２μｍと０．３μｍ
の間（そして幅は約０．３５μｍ）にあることができ
る。
【００１９】デバイス１０５の上に、第２マスク層１２
０が作成される。図２ｆに示されているように、第２マ
スク層１２０は接触体用ホール１１９の内側表面と底表
面を被覆する。１つの実施例では、第２マスク層１２０
の厚さは約５００オングストロームと１０００オングス
トロームの間である。マスク層１２０の厚さＴと接触体
用ホール１１９の幅Ｗの間の比Ｔ：Ｗは約１：８と１：
３の間にある。しかし他の比の値も可能である。マスク
層１２０の厚さＴは、０＜Ｔ＜Ｗ／２という関係によっ
てのみ制約される。
【００２０】マスク層１１０がある場合、絶縁体層１１
２を選択的にエッチングすることができる部材はすべ
て、マスク層１２０を作成するのに用いることができ
る。第１マスク層１１０は、第２マスク層１２０と同じ
部材で作成することができる、または第２マスク層１２
０とは異なる部材で作成することができる。例えば、第
２マスク層１２０は窒化物（例えばＳｉ3 Ｎ4 ）または
ポリシリコンを有することができる。例えば、厚さが５
００オングストロームないし１０００オングストローム
の窒化シリコンを低圧化学蒸気沈着（ＬＰＣＶＤ）によ
り沈着することができる。
【００２１】次に図２ｇに示されているように、接触体
用ホール１１９の底面と接触している第２マスク層１２
０の部分が除去される。この処理工程段階により、接触
体用ホール１１９の底表面が露出されるであろう。第１
マスク層１１０の上の第２マスク層１２０の部分もまた
多分除去されるであろう。この結果として得られるマス
ク構造体１２０は、接触体用ホール１１９の側壁に沿っ
て配置されているので、側壁マスク１２０と呼ぶことが
できる。マスク層１２０はまた、接触体用ホール１１８
が円形である時その形状が円筒状であるので、側壁パイ
プ１２０とも呼ぶことができる。
【００２２】次に図２ｈに示されているように、側壁マ
スク層１２０をエッチング・マスクとして用いて接触体
用ホール部分１１９の底表面をエッチングすることによ
り、接触体用ホール１２２が完成する。絶縁体層１１２
が二酸化シリコン層である場合、もしマスク層１１０お
よび１２０が窒化物であるならば選択度が１０以上のエ
ッチングを実行することができ、そしてもしマスク層１
１０および１２０がシリコンであるならば選択度が２０
以上のエッチングを達成することができる。
【００２３】接触体用ホールは、Ｗ−２Ｔマイクロメー
トルの幅を有するであろう。ここで、Ｗは接触体用ホー
ル部分１１８の幅、Ｔは側壁マスク層１２０の厚さであ
る。１つの例として、もし接触体用ホール部分１１８の
幅が０．３５μｍ、マスク層１２０の厚さが５００オン
グストローム（すなわち０．０５μｍ）であるならば、
接触体用ホール１２２の幅は０．２５μｍであるであろ
う。
【００２４】この処理工程により、リソグラフィ以下の
寸法（サブリソグラフィック）の接触体用ホール（ｓｕ
ｂｌｉｔｈｏｇｒａｐｈｉｃ ｃｏｎｔａｃｔｈｏｌ
ｅ）が作成されることに注目されたい。本発明では、リ
ソグラフィ以下の寸法の要素とは、リソグラフィ技術を
用いて作成されるよりも小さい寸法のものということで
ある。ここで、リソグラフィ技術により０．３２μｍの
ように小さな要素を作成することができる。したがっ
て、リソグラフィ以下の寸法とは０．３２μｍよりも小
さな寸法を意味するであろう。けれども、フォトリソグ
ラフィの分野でさらに改良が行われることが予想され
る。したがって早晩、リソグラフィ以下の寸法の要素と
はさらに小さな寸法を意味することになるであろう。
【００２５】接触体用ホール１２２がいったん完成する
と、不純物が添加されたポリシリコンまたは金属のよう
な導電体部材１３０が接触体用ホールに充填され、それ
により接触体が作成される。この接触体１３０は、接触
している下側層１０８の部分と接触体１３０の上に配置
される導電体とを電気的に接続するであろう。
【００２６】図３は、本発明の処理工程が応用された１
つの特定の例を示した図である。図３は、２個の未完成
のダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）ビットを示している。このビットのおのおのは、ワ
ード・ライン５０により制御されるパス・トランジスタ
を有する。パス・トランジスタは、ビット・ライン（Ｂ
Ｌ）５４をコンデンサに接続するように配置される。図
３には、このコンデンサの１つの極板５２（例えば、蓄
積ノード）が示されている。他の極板は第１極板５２の
上に作成され、そして第１極板５２からは絶縁される。
よく知られているように、他の極板（図示されていな
い）は一定の電位にまで充電されるであろう。次に第１
極板５２は、論理値「０」または「１」に対応して、低
電位または高電位のいずれかに充電されるであろう。転
送ゲート５０を用いて、ビット・ライン５４を通してメ
モリに信号を読み出すまたは書き込むことができる。
【００２７】大型のメモリ・アレイでは、エレメントの
おのおのの寸法が小さい場合、多数個のエレメントに接
触体を作成することが難しいことが多い。例えば、６４
メガビットのＤＲＡＭの処理工程では、ワード・ライン
の間の間隔距離は０．３μｍ以下であり、そしてビット
・ラインの間の間隔距離は０．８μｍ以下であることが
できる。蓄積ノード接触体５６がワード・ライン５０の
間に作成される。典型的な場合、蓄積ノード接触体５６
の大きさは０．３６μｍよりも大きくはないであろう。
【００２８】好ましい実施例の処理工程では、蓄積ノー
ド接触体用ホールが自己整合接触体（ＳＡＣ）処理工程
を用いて作成される。この処理工程は、ワード・ライン
５０とビット・ライン５４（これらのラインのおのおの
は、窒化物の膜５８により取り囲まれる）を保護するた
めに、窒化物に対するエッチングに比べて酸化物に対し
て高い選択度を有するエッチングを用いる。好ましい実
施例では、この選択度は１０より大きい。
【００２９】しかし、接触体を作成する先行技術の方法
は多くの問題点を有する。第１に、直径が０．３２μｍ
よりも小さいホールは、最近のリソグラフィ処理工程と
リソグラフィ装置の能力ではプリントすることができな
い。第２に、フォトリソグラフィ整合レジストレーショ
ンは２個の層の間では０．０８μｍよりも小さく、そし
て３個の層の間では０．１２４μｍよりも小さい。また
深さが５０００オングストロームの接触体用ホールに対
するエッチング段階の期間中、臨界寸法は約０．１μｍ
である傾向がある。このような種類の問題点のために、
ビット・ラインおよびワード・ラインを直接に通ってそ
れらに接触することなく、非常に小さな接触体用ホール
を作成することはできない。
【００３０】けれども、図２ａ〜図２ｈに関連して説明
された処理工程は、蓄積ノード接触体用ホールを作成す
るのに用いることができる。本発明により、深さが約
１．０μｍ（またはさらに深い）でありそしてさらに十
分に細い接触体用ホールを、ビット・ラインおよびワー
ド・ラインを相互に接触させることなく、ビット・ライ
ンおよびワード・ラインに整合させることが可能であ
る。接触体用ホールを作成するのにこの方法を用いるこ
とにより、自己整合接触体エッチングに対する処理工程
の負担を最小限にすることができる。
【００３１】図３には、細い接触体用ホール５６を作成
するために用いられた側壁パイプ１２０が示されてい
る。本発明は１つの特定の応用について実施例が示され
ているが、非常に多くの他の分野に本発明を用いること
ができることを断っておく。例えばこの接触体処理工程
は、図３に示されたビット・ライン接触体に対して用い
ることができるであろう。他の例としては本発明は、プ
ロセッサ（例えば、ディジタル信号処理装置、マイクロ
プロセッサ）、制御装置、論理デバイス、または他のメ
モリ（例えば、ＳＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、
フラッシュ）のような他の半導体デバイスの製造におい
て用いることができる。
【００３２】図４〜図８は、本発明の他の実施例を示し
た図である。これらの実施例のおのおのは、前記で挙げ
られたすべての種類の半導体デバイスと共に用いること
ができる。しかし、これらの実施例が用いられるデバイ
スは前記で挙げられた半導体デバイスに限定されるわけ
ではない。
【００３３】図４に示されているように、酸化物層１１
２の中に凹部が作成され、それにより接触体用ホール１
２２が作成され、そしてその後、側壁パイプ１２０が作
成される。１つの特定の実施例では、約０．５μｍの接
触体用ホール１２２は酸化物１１２の中央部の中の凹部
である。次に、窒化物（またはポリシリコン）の側壁パ
イプ１２０が作成される。接触体用ホール１２２の寸法
は約０．２μｍになるので、０．０８μｍの整合レジス
トレーションを吸収することができる。したがって、接
触体用ホール１２２を領域１５０の間に整合させること
ができる。１つの実施例では、領域１５０は窒化物層１
５８によって取り囲まれた導電体（例えば不純物が添加
されたポリシリコン）である。例えば、これらの領域が
ＤＲＡＭデバイスのワード・ライン（図３を見よ）であ
ることができるであろう。
【００３４】図５は、図４の実施例を変更した実施例の
図である。この実施例では、接触体用ホール１２２はさ
らに大きいことが可能である。この場合、側壁パイプ１
２０により導電体領域１５０を接触体用ホール１２２か
ら絶縁することができる。側壁パイプ１２０は導電体領
域１５０を絶縁するであろうから、初期の接触体用ホー
ル・エッチングは領域１５０を露出することができる。
この実施例では、自己整合エッチングよりはむしろ正規
のエッチング条件を用いて、接触体用ホールを作成する
ことができる。領域１５０を露出することができるか
ら、絶縁体層１１２と同じ部材で封止層１５８を作成す
ることができる。例えば、封止層１５８と絶縁体層１１
２はいずれも酸化物であることができる。
【００３５】図６の実施例では、側壁パイプ１２０によ
り、導電体層１２４を接触体用ホール１２２から絶縁す
ることができる。この絶縁により、接触体用ホール１２
２の中に作成される接触体と導電体１２４とが短絡する
ことが防止されるであろう。１つの実施例では、導電体
１２４の間の間隔距離は約０．３μｍである。０．５μ
ｍの接触体が導電体１２４の間に作成される。次に、導
電体１２４の露出された部分が側壁パイプ１２０により
不動態化される。つぎの処理工程段階では、接触体用ホ
ール１２２が下側層１０８に達するまでエッチングによ
り作成される。この場合、自己整合エッチング工程を用
いる（すなわち、絶縁体領域１５８は絶縁体領域１１２
とは異なる部材であって、それにより領域１１２はエッ
チングされるけれども領域１５８はエッチングされな
い）ことができる。
【００３６】図７は、本発明のさらに別の実施例の図で
ある。この実施例では、接触体用ホール１２２は金属相
互接続体１２４の間を通る。１つの実施例では、相互接
続体１２４の間の間隔距離は約０．３μｍであることが
できる。この時、側壁パイプ１２０は導電体領域１２４
を接触体用ホール１２２から絶縁するであろう。このよ
うな方式で、相互接続体１２４は完全に不動態化される
であろう。
【００３７】図８は、相互接続体１２４を通り下側の相
互接続体１２６に達するまでの深い接触体用ホール１２
２を作成する１つの実施例を示した図である。この実施
例では、相互接続体１２４はバス・ラインのような幅の
広いプレートであることができる。凹部である接触体用
ホール１２２は、酸化物１１２と幅の広い相互接続体１
２４とを貫通して作成される。その後、幅の広い相互接
続体１２４を接触体用ホール１２２に対して不動態化
（すなわち絶縁体化）するために、側壁パイプ１２０が
作成される。
【００３８】本発明は例示された実施例を参照して説明
されたが、この説明は、本発明の範囲がこれらの実施例
に限定されることを意味するものではない。例示された
実施例を種々に変更した実施例および種々に組み合わせ
た実施例およびその他の実施例の可能であることは、前
記説明に基づき当業者には容易に分かるであろう。した
がって、本発明はこのような変更実施例および組合せ実
施例をすべて包含するものと理解されなければならな
い。
【００３９】以上の説明に関して更に以下の項を開示す
る。 （１） 絶縁体層の上に第１マスク層を作成する段階
と、前記絶縁体層の一部分を露出するために、前記第１
マスク層をパターンに作成する段階およびエッチングす
る段階と、底表面と内側側壁表面とを有する接触体用ホ
ールを作成するために、前記絶縁体層の前記露出された
部分をエッチングする段階と、前記接触体用ホールの前
記内側側壁表面に沿って側壁マスク層を作成する段階
と、接触体用ホールを作成するために前記側壁マスク層
をエッチング・マスクとして用いて前記接触体用ホール
の前記底表面をエッチングする段階と、前記接触体用ホ
ールを導電体部材で充填する段階と、を有する、絶縁体
層を貫通する接触体用孔を作成する方法。
【００４０】（２） 第１項記載の方法において、前記
第１マスク層がシリコン層を有する、前記方法。 （３） 第１項記載の方法において、前記第１マスク層
が窒化物層を有する、前記方法。 （４） 第１項記載の方法において、前記第１マスク層
がフォトレジスト層を有する、前記方法。
【００４１】（５） 第１項記載の方法において、前記
側壁マスク層がシリコン層を有する、前記方法。 （６） 第１項記載の方法において、前記側壁マスク層
が窒化物層を有する、前記方法。
【００４２】（７） 第１項記載の方法において、前記
接触体用ホールの幅が０．２５マイクロメートルよりも
大きくない、前記方法。 （８） 第１項記載の方法において、前記絶縁体層が酸
化物部材を有する、前記方法。 （９） 第１項記載の方法において、前記絶縁体部材が
その中に配置された導電体を有し、および前記接触体用
ホールの中に配置された前記導電体部材から前記絶縁体
部材の中に配置された前記導電体を前記側壁マスク層が
電気的に絶縁する、前記方法。
【００４３】（１０） 第１項記載の方法において、前
記絶縁体部材がその中に配置された導電体を有し、およ
び前記絶縁体層とは異なる部材である絶縁体部材で前記
導電体が封止される、前記方法。 （１１） 第１項記載の方法において、前記底表面をエ
ッチングする前記段階が自己整合エッチング段階を有す
る、前記方法。
【００４４】（１２） その上に作成された接触体用ホ
ールを備えた絶縁体領域と、前記接触体用ホールの中に
作成され、および前記絶縁体領域とは異なる絶縁体部材
で作成された、側壁パイプと、前記接触体用ホールを充
填する導電体領域と、を有する相互接続構造体。
【００４５】（１３） 第１２項記載の構造体におい
て、前記接触体用ホールに隣接する前記絶縁体領域の中
に配置された第２導電体領域をさらに有し、および前記
第２導電体領域が前記側壁パイプにより前記導電体領域
から電気的に絶縁される、前記構造体。 （１４） 第１２項記載の構造体において、前記導電体
領域がリソグラフィ以下の寸法の接触体用ホールを充填
する、前記構造体。 （１５） 第１２項記載の構造体において、前記側壁パ
イプが窒化物部材を有する、前記構造体。
【００４６】（１６） 半導体層の上に作成された第１
導電体領域および第２導電体領域と、前記第１導電体領
域および前記第２導電体領域の上に配置された絶縁体層
と、前記絶縁体層の中に作成されおよび前記第１導電体
領域と前記第２導電体領域との間の前記半導体層と接触
しおよび導電体部材を取り囲む絶縁体部材を有する相互
接続体であって、前記絶縁体部材が前記絶縁体層と異な
る部材である、前記相互接続体と、を有する半導体デバ
イス。
【００４７】（１７） 第１６項記載のデバイスにおい
て、前記絶縁体層が酸化物層を有し、および前記絶縁体
部材が窒化物部材を有する、前記デバイス。 （１８） 第１６項記載のデバイスにおいて、前記半導
体デバイスがＤＲＡＭデバイスであり、および前記第１
導電体領域および前記第２導電体領域のおのおのがワー
ド・ラインを有し、および前記相互接続体がコンデンサ
の一部分を有する、前記デバイス。
【００４８】（１９） 絶縁体層１１２を貫通する接触
体用ホール１２２を作成する改良された方法が開示され
る。１つの実施例では、第１マスク層１１０（例えば、
ポリシリコンまたはフォトレジストの層）が前記絶縁体
層１１２の上に作成される。前記絶縁体層１１２の一部
分を露出するために、前記第１マスク層１１０がパター
ンに作成され、そしてエッチングが行われる。次に、前
記絶縁体層１１２の前記露出された部分にエッチングが
行われて、底表面と内側側壁表面を備えた接触体用ホー
ルが作成される。前記接触体用ホールの前記内側表面に
沿って、側壁マスク層１２０（すなわち側壁パイプ１２
０）が作成される。次に、前記側壁マスク層１２０をエ
ッチング・マスクとして用いて前記接触体用ホールの前
記底表面に対しエッチングが行われ、接触体用ホール１
２２が作成される。最後に、導電体部材で前記接触体用
ホールを充填することができる。
【図面の簡単な説明】
【図１】接触体用ホールを作成するための先行技術によ
る処理工程の図であって、ａは処理工程の初期の段階の
図、ｂはａの次の段階の図、ｃはｂの次の段階の図、ｄ
はｃの次の段階の図、ｅはｄの次の段階の図。
【図２】本発明の好ましい実施例の処理工程の図であっ
て、ａは処理工程の初期の段階の図、ｂはａの次の段階
の図、ｃはｂの次の段階の図、ｄはｃの次の段階の図、
ｅはｄの次の段階の図、ｆはｅの次の段階の図、ｇはｆ
の次の段階の図、ｈはｇの次の段階の図。
【図３】本発明の接触体を用いた構造体の１つの例とし
て示されたＤＲＡＭデバイスの図。
【図４】本発明のまた別の実施例のデバイスの図。
【図５】本発明のさらに別の実施例のデバイスの図。
【図６】本発明さらにまた別の実施例のデバイスの図。
【図７】本発明なおさらに別の実施例のデバイスの図。
【図８】本発明なおさらにまた別の実施例のデバイスの
図。
【符号の説明】
１１２ 絶縁体領域 １２０ 側壁パイプ １３０ 導電体領域

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 絶縁体層の上に第１マスク層を作成する
    段階と、 前記絶縁体層の一部分を露出するために、前記第１マス
    ク層をパターンに作成する段階およびエッチングする段
    階と、 底表面と内側側壁表面とを有する接触体用ホールを作成
    するために、前記絶縁体層の前記露出された部分をエッ
    チングする段階と、 前記接触体用ホールの前記内側側壁表面に沿って側壁マ
    スク層を作成する段階と、 接触体用ホールを作成するために前記側壁マスク層をエ
    ッチング・マスクとして用いて前記接触体用ホールの前
    記底表面をエッチングする段階と、 前記接触体用ホールを導電体部材で充填する段階と、を
    有する、絶縁体層を貫通する接触体用孔を作成する方
    法。
  2. 【請求項２】 その上に作成された接触体用ホールを備
    えた絶縁体領域と、 前記接触体用ホールの中に作成され、および前記絶縁体
    領域とは異なる絶縁体部材で作成された、側壁パイプ
    と、 前記接触体用ホールを充填する導電体領域と、を有する
    相互接続構造体。
JP9232191A 1996-08-28 1997-08-28 半導体デバイスの接触体とその製造法 Pending JPH1092935A (ja)

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