KR100859636B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 해결하고자 하는 기술적 과제는 포토 레지스터 패턴 간의 단차에 따른 CD(Critical Dimension) 불균일 현상을 방지하고, 공정 마진이 향상되는 반도체 장치의 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 반도체 기판에 형성된 절연막에 제 1 포토레지스트를 코팅하여 제 1 포토레지스트막을 형성하는 제 1 포토레지스트막 형성 단계, 제 1 포토레지스트막을 제 1 마스크를 이용하여 노광 후 현상하여 제 1 포토레지스트 패턴을 형성하는 제 1 포토레지스트막 패터닝 단계, 제 1 포토레지스트 패턴 및 절연막에 제 2 포토레지스트를 코팅하여 제 2 포토레지스트막을 형성하는 제 2 포토레지스트막 형성 단계 및 제 2 포토레지스트막을 제 1 포토레지스트막의 노광된 일부 및 제 1 포토레지스트 패턴이 노광되도록 형성된 제 2 마스크를 이용하여 노광 후 현상하여 제 2 포토레지스트 패턴을 형성하는 제 2 포토레지스트막 패터닝 단계를 포함하고, 제 1 포토레지스트막 및 제 2 포토레지스트막이 공통으로 노광되는 부분에는 도전성 컨텍 홀 형성을 위한 컨텍 홀 패턴이 형성된 것을 특징으로 하는 반도체 장치의 제조 방법을 개시한다.
이와 같은 본 발명에 의한 반도체 장치의 제조 방법에 따르면, 이중 노광으로 인한 포토레지스트 패턴 간의 단차가 해소되어, CD 균일성 및 공정 마진이 향상된다.
노광, 도전성 컨텍 홀, 반도체 장치, 절연막, 포토레지스트

Description

반도체 장치의 제조 방법{FABRICATING　METHOD　OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 포토 레지스터 패턴 간의 단차에 따른 CD(Critical Dimension) 불균일 현상을 방지하고, 공정 마진이 향상되는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치(Semiconductor Device)의 제조 기술에서, 사진 식각(Photo lithography) 기술은 반도체 장치의 고집적도를 선도하는 도전 패턴(Electrically Conductive Pattern) 형성을 위한 기본 기술이다. 도전 패턴은 빛을 이용하여 반도체 기판 또는 웨이퍼 상에 도전 패턴의 형성에 필요한 포토레지스트(Photoresist) 패턴(Pattern)을 형성한 후, 포토레지스트 패턴이 형성되지 않은 부분을 에칭하여 도전 패턴을 완성하는 단계를 통하여 완성된다.
상기 도전 패턴의 패터닝 기술은 작고, 고기능의 반도체 장치가 요구됨에 따라 수십 나노미터(nm) 단위를 갖는 미세 단위의 패터닝 기술로 발전하고 있다. 그러나, 사진 식각 기술을 이용한 미세 단위의 도전 패턴을 형성하는 기술은 광학 기술의 한계 등으로 인하여 많은 어려움이 따르는 실정이다.
종래에는 위상 반전 마스크(PSM : Phase Shift Mask), 광근접 효과 보정 (OPC :　Optical Proximity Effect Correction), 사입사 조명(OAI : Off Axis Illumination) 등의 해상도 향상 기술(RET : Resolution Enhancement Technonogy)을 이용하여 사진 식각 기술의 한계를 극복하고 있다. 또한, 이중 패터닝(Double Patterning), 이중 노광(Double Exposure) 등과 같은 새로운 기술력이 도입되고 있다.
한편, 도전 패턴 중 도전성 콘텍 홀(Electrically Conductive Contact Hole)은 라인 앤드 스페이스 패턴(Line/Space Pattern)에 비하여 경제적 및 시간적인 비용이 많이 요구되며, 상대적으로 패터닝하는 방법이 어렵다. 이에 따라, 도전성 콘텍 홀을 패터닝하기 위하여 열을 이용한 레지스트 플로우(Thermal Resist Flow), 보조바(Assist Bar)를 이용한 노광 및 이중 노광 등의 다양한 기술이 연구되고 있다. 최근에는 경제적, 시간적인 비용 절감에 유리한 라인 앤드 스페이스 패턴을 이용한 이중 노광 기술이 주목받고 있다. 그러나, 종래의 이중 노광을 이용한 도전성 콘텍 홀 형성 기술은 포토레지스트가 노광되는 부분이 일정하지 않게 된다. 때문에 에칭 과정에서 포토레지스트의 두께에 단차가 발생하여 이에 따른 공정 마진(Process Margin)이 감소되는 문제점이 있다.
본 발명은 상술한 종래의 문제점을 해소하기 위한 것으로, 본 발명의 목적은포토 레지스터 패턴 간의 단차에 따른 CD 불균일 현상을 방지하고, 공정 마진을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명에 의한 반도체 장치의 제조 방법은 반도체 기판에 형성된 절연막에 제 1 포토레지스트를 코팅하여 제 1 포토레지스트막을 형성하는 제 1 포토레지스트막 형성 단계, 제 1 포토레지스트막을 제 1 마스크를 이용하여 노광 후 현상하여 제 1 포토레지스트 패턴을 형성하는 제 1 포토레지스트막 패터닝 단계, 상기 제 1 포토레지스트 패턴 및 상기 절연막에 제 2 포토레지스트를 코팅하여 제 2 포토레지스트막을 형성하는 제 2 포토레지스트막 형성 단계 및 상기 제 2 포토레지스트막을 상기 제 1 포토레지스트막의 노광된 일부 및 상기 제 1 포토레지스트 패턴이 노광되도록 형성된 제 2 마스크를 이용하여 노광 후 현상하여 제 2 포토레지스트 패턴을 형성하는 제 2 포토레지스트막 패터닝 단계를 포함하고, 상기 제 1 포토레지스트막 및 상기 제 2 포토레지스트막이 공통으로 노광되는 부분에는 도전성 컨텍 홀 형성을 위한 컨텍 홀 패턴이 형성되는 것을 특징으로 할 수 있다. 이때, 상기 제 2 포토레지스트막은 상기 제 1 포토레지스트막에 비하여 상대적으로 얇은 두께를 갖는 것을 특징으로 할 수 있다. 또한, 상기 제 2 포토레지스트는 상기 제 1 포토레지스트에 비하여 상대적으로 점도가 높은 것일 수 있다. 이때, 상기 제 1 마스크는 라인 앤드 스페이스형 패턴으로 이루어질 수 있다.
본 발명에 의한 반도체 장치의 제조 방법에 따르면, 제 1 포토레지스트 패턴을 형성한 이후에, 노출된 절연막 및 제 1 포토레지스트 패턴 상에 제 2 포토레지스트를 한 번 더 코팅함으로써, 이중 노광으로 인한 포토레지스트 패턴 간의 두께 차이(단차)를 극복할 수 있다.
또한, 본 발명에 따르면, 이중 노광되는 부분인 컨텍 홀 패턴을 제외한 부분의 두께가 균일해짐으로써, 제 1 포토레지스트 패턴 및 제 2 포토레지스트 패턴의 해상도가 향상되고, 동시에 CD 균일성이 향상되어, 식각(Etching) 공정 시의 공정 마진이 향상된다.
이하에서 첨부된 도면과 실시예를 참조하여 본 발명에 따른 반도체 장치의 제조 방법에 대해 상세히 설명하기로 한다. 도면에서 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 사용하여 설명하기로 한다.
또한, 본 발명이 참조하는 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다.
먼저, 본 발명의 일 실시예에 적용된 반도체 장치에 대해서 설명하기로 한다.
도 1을 참조하면, 본 발명의 일 실시예에 적용된 반도체 장치의 단면도가 도시되어 있고, 도 2를 참조하면, 도 1의 반도체 장치의 평면도가 도시되어 있다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 적용된 반도체 장치(100)는 반도체 기판(110) 및 절연막(120)을 포함하여 이루어질 수 있다.
상기 반도체 기판(110)은 반도체 장치(100)를 형성하기 위한 베이스 기판으 로서의 역할을 한다. 도시하지는 않았으나, 반도체 기판(110)에는 반도체 기판(110)의 구동을 위한 게이트 전극 및 소스/드레인 영역을 포함하는 반도체 영역이 형성될 수 있다.
상기 절연막(120)은 반도체 기판(110) 상에 형성된다. 절연막(120)은 외부로부터 반도체 기판(110)을 보호하는 역할을 한다. 이때, 절연막(120)에는 도전성 콘텍 홀(h)이 형성될 수 있다. 도전성 콘텍 홀(h)은 절연막(120)을 관통하여 절연막(120) 상에 형성되는 다른 도전 패턴(미도시)과 반도체 기판(110) 또는 반도체 기판(110)의 반도체 영역을 전기적으로 연결해주는 통로 역할을 한다.
한편, 반도체 장치가 소형화 및 고기능화 될 수록 각종 도전 패턴(미도시)은 미세한 패턴 폭을 갖도록 요구되는 실정이며, 이에 부응하는 미세한 도전성 콘텍 홀(h)을 형성하기 위하여 보다 세밀하게 포토레지스트 패턴을 형성해야 한다. 이하에서는 이중 노광 및 이중 패터닝을 통해 형성된 포토레지스트 패턴을 통하여 보다 세밀한 도전성 콘텍 홀을 형성하는 방법에 대해 보다 상세하게 설명하기로 한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 도 1 및 도 2의 반도체 장치를 제조하기 위한 방법이며, 이에 따라 도 1 및 도 2의 반도체 장치를 기준으로 설명하기로 한다. 그러나, 본 발명에 따른 반도체 장치의 제조 방법은 다른 반도체 장치에 적용될 수도 있으며, 도 1 및 도 2의 반도체 장치에 적용되는 것으로만 한정하는 것은 아니다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 플로우 차트가 도시되어 있다.
본 발명의 일 실시예에 따른 반도체 장치는 제 1 포토레지스트 패턴 형성 단계(S100) 및 제 2 포토레지스트 패턴 형성 단계(S200)를 포함하여 이루어질 수 있다. 여기서 제 1 포토레지스트 패턴 형성 단계(S100) 및 제 2 포토레지스트 패턴 형성 단계(S200)는 각각, 반도체 장치(도 1의 100 참조)의 도전성 콘텍 홀(h)을 형성하기 위한 제 1 포토레지스트 패턴 및 제 2 포토레지스트 패턴을 형성하기 위한 단계이다. 제 1 포토레지스트 패턴 형성 단계(S100)는 제 1 포토레지스트막 형성 단계(S110), 제 1 포토레지스트막 노광 단계(S120) 및 제 1 포토레지스트막 현상 단계(S130)를 포함하여 이루어질 수 있다. 또한, 제 2 포토레지스트 패턴 형성 단계(S200)는 제 2 포토레지스트막 형성 단계(S210), 제 2 포토레지스트막 노광 단계(S220) 및 제 2 포토레지스트막 현상 단계(S230)를 포함하여 이루어질 수 있다. 이하에서 다른 도면을 참조로 하여 각 단계별 제조 방법에 대하여 보다 상세하게 알아보기로 한다.
먼저, 제 1 포토레지스트 패턴 형성 단계(S100)에 대하여 설명한다.
도 4a 내지 도 4c를 참조하면, 제 1 포토레지스트 패턴 형성 단계(S100)의 각 단계별 제조 방법을 나타내는 단면도가 도시되어 있고, 도 5를 참조하면, 제 1 포토레지스트 패턴이 형성된 반도체 장치의 평면도가 도시되어 있다.
도 4a에 도시된 바와 같이, 제 1 포토레지스트막 형성 단계(S110)는 반도체 기판(110)에 형성된 절연막(120)에 제 1 포토레지스트(PR1)를 코팅하여 제 1 포토 레지스트막(130)을 형성하는 단계이다. 또한, 제 1 포토레지스트(PR1)는 노광된 부분이 현상액에 의해서 제거되는 형태로 이루어지는 포지티브 타입의 포토레지스트일 수 있다. 여기서, 제 1 포토레지스트(PR1)는 노광되지 않은 부분이 현상액에 의해서 제거되는 네거티브 타입의 포토레지스트일 수도 있으나, 본 발명에서 이를 한정하는 것은 아니다. 이때, 제 1 포토레지스트막(130)은 대략 3000옴스트롱(Å) 정도의 두께(t1)를 갖도록 형성될 수 있다. 제 1 포토레지스트막(130)은 제 1 포토레지스트(PR1)를 스핀 코팅 또는 이에 등가하는 방식을 통하여 절연막 상에 도포되나, 본 발명에서 제 1 포토레지스트막(130)의 형성 방법을 한정하지는 않는다.
도 4b에 도시된 바와 같이, 제 1 포토레지스트막 노광 단계(S120)는 제 1 마스크(M10)을 이용하여 제 1 포토레지스트막(130)을 노광하는 단계이다. 제 1 마스크(M10)는 광원(L1)이 통과할 수 있도록 투명하게 이루어진 기판(M11) 및 광원(L1)이 통과되지 않도록 불투명하게 형성되는 차광층(M12)을 포함하여 이루어질 수 있다. 예를 들어, 기판(M11)은 석영 기판으로 이루어질 수 있으며, 차광층(M12)는 크롬 패턴으로 형성될 수 있다. 그러나, 여기서 제 1 마스크(M10)의 재질을 한정하는 것은 아니다. 본 발명에서, 제 1 마스크(M10)는 라인 앤드 스페이스 형태의 패턴으로 이루어질 수 있다. 즉, 제 1 마스크(M10)는 라인 형태로 길게 이루어진 차광층(M12)과 차광층(M12) 사이로 노출된 공간을 갖는 기판(M11)을 포함하여 이루어질 수 있다. 여기서, 제 1 포토레지스트막(130)은 제 1 마스크(M10)의 패턴 형상에 대응하는 패턴을 갖게 된다. 즉, 제 1 포토레지스트막(130)은 광원(L1)에 의해 반응하여 노광된 노광 패턴(130e) 및 광원(L1)으로부터 차단되어 노광되지 않은 비노광 패턴(130n)으로 나뉘어질 수 있다.
도 4c에 도시된 바와 같이, 제 1 포토레지스트막 현상 단계(S130)는 절연막(120) 상에 제 1 포토레지스트 패턴(130p)을 완성하는 단계이다. 즉, 제 1 포토레지스트막 현상 단계(S130)에서는 제 1 포토레지스트막(130) 중 노광 패턴(130e)이 현상액에 의해 제거되어 절연막(120) 상에는 비노광 패턴(130n)만이 남는다. 이에 따라, 도전성 콘텍 홀(h)의 형성을 위한 1차적인 가이드가 되는 제 1 포토레지스트 패턴(130p)이 형성된다. 이때, 제 1 포토레지스트 패턴(130p)이 형성된 부분과 제 1 포토레지스트 패턴(130p)이 형성되지 않은 부분 사이에는 약간의 단차가 발생된다. 이러한, 단차 발생은 노광시 해상도(Resolution)를 떨어뜨리고, 포토레지스트 패턴의 식각 과정에서 에지 바이어스(Etch Bias)로 인하여 임계치수(Crictical Dimension : CD, 이하 'CD'라 한다.)를 불균일하게 만드는 요인이 될 수 있다. 한편, CD는 다시, 포토레지스트 패턴 폭의 거리를 포함하는 라인(Line) CD와 포토레지스트 패턴과 포토레지스트 패턴 사이의 거리를 포함하는 스페이스(Space) CD로 나뉠 수 있다. 본 발명에서 논하는 CD는 라인 CD 및 스페이스 CD 모두를 포함할 수 있다. 즉, 이중 노광을 이용한 제조 방법에서는 이중 노광되는 부분을 제외하고 노광되는 영역이 다르기 때문에 첫 번째 노광 부분과 다음번 노광 부분의 두께 차이로 인하여 현상 과정에서 공정 마진이 줄어드는 요인이 될 수 있다. 본 발명에서는 이를 방지하기 위하여, 첫 번째 노광 부분과 다음번 노광 부분의 두께가 대략 동일하도록 제 2 포토레지스트 패턴 형성 단계(S200)에서 제 2 포토레지스트(PR2)를 한번 더 코팅한다. 이에 대해서는 이하에서 다시 설명하기로 한 다.
도 5에 도시된 바와 같이, 제 1 포토레지스트 패턴(130p)은 절연막(120) 상에 형성되며, 제 1 마스크(M10)의 형상에 대응되는 라인 앤드 스페이스 패턴의 형태를 갖는다. 따라서, 절연막(120)은 제 1 포토레지스트 패턴(130p)에 의해 일부가 노출된 형태로 코팅될 수 있다.
다음으로, 제 2 포토레지스트 패턴 형성 단계(S200)에 대하여 설명한다.
도 6을 참조하면, 제 2 포토레지스트 패턴 형성에 이용되는 제 2 마스크의 평면도가 도시되어 있고, 도 7a 내지 도 7c를 참조하면, 제 2 포토레지스트 패턴 형성 단계(S200)의 각 단계별 제조 방법을 나타내는 단면도가 도시되어 있다. 또한, 도 8을 참조하면, 제 2 포토레지스트 패턴이 형성된 반도체 장치의 평면도가 도시되어 있다.
도 6에 도시된 바와 같이, 제 2 포토레지스트 패턴 형성 단계(S220)에 사용되는 제 2 마스크(M20)는 기판(M21) 및 차광층(M22)을 포함하여 이루어질 수 있다. 제 2 마스크(M20)은 제 1 포토레지스트막(130)의 노광된 일부와 제 1 포토레지스트 패턴(130p)이 노광되도록 차광층(M22)을 패터닝하여 이루어질 수 있다. 이에 따라, 제 2 포토레지스트 패턴은 제 2 마스크(M20)에 대응하는 형상을 갖는다.
도 7a에 도시된 바와 같이, 제 2 포토레지스트막 형성 단계(S210)는 제 1 포토레지스트 패턴(130p)이 형성된 절연막(120)을 제 2 포토레지스트(PR2)로 코팅하여 제 2 포토레지스트막(140)을 형성하는 단계이다. 여기서, 제 2 포토레지스 트(PR2)는 제 1 포토레지스트(PR1)와 동일한 포지티브 타입의 포토레지스트일 수 있다. 제 2 포토레지스트(PR2)는 제 1 포토레지스트(PR1)에 비하여 상대적으로 높은 점도를 갖는 것으로 선정된다. 이는 제 1 포토레지스트 패턴(130p)으로 인하여 반도체 장치의 표면이 매끄럽지 않기 때문에 단차진 부분(Pt)까지 제 2 포토레지스트(PR2)가 코팅될 수 있도록 하기 위함이다. 이때, 형성된 제 2 포토레지스트막(140)은 대략 2000옴스트통(Å) 정도의 두께를 갖도록 형성된다. 즉, 제 2 포토레지스트막(140)은 제 1 포토레지스트막(130)에 비하여 상대적으로 얇은 두께(t2)를 갖도록 형성된다. 이는 제 2 포토레지스트(PR2)가 단차진 부분(Pt)을 모두 덥지 않도록 하기 위함이다. 이러한 제 2 포토레지스트막(140)은 상술한 제 1 포토레지스트막(130)과 대략 동일한 방식으로 형성될 수 있으며, 본 발명에서 이를 한정하지는 않는다.
도 7b에 도시된 바와 같이, 제 2 포토레지스트막 노광 단계(S120)는 제 2 마스크(M20)을 이용하여 제 1 포토레지스트막(130)을 노광하는 단계이다. 여기서, 제 2 마스크(M20)는 도 6의 A-A' 부분을 자른 단면이다. 제 2 포토레지스트막(140)은 제 2 마스크(M20)의 패턴 형상에 대응하는 패턴을 갖게 된다. 즉, 제 2 포토레지스트막(140)은 광원(L2)에 의해 반응하여 노광된 노광 패턴(140e) 및 광원(L2)으로부터 차단되어 노광되지 않은 비노광 패턴(140n)으로 나뉘어 형성된다.
도 7c에 도시된 바와 같이, 제 2 포토레지스트막 현상 단계(S230)는 제 1 포토레지스트 패턴(130p) 및 절연막(120) 상에 제 2 포토레지스트막(140)에 형성되는 제 2 포토레지스트 패턴(140p)을 완성하는 단계이다. 즉, 제 2 포토레지스트막 현 상 단계(S230)에서는 제 2 포토레지스트막(140) 중 노광 패턴(140e)이 현상액에 의해 제거되어 절연막(120) 및 제 1 포토레지스트막(130) 상에는 비노광 패턴(140n)만이 남는다. 이에 따라, 도전성 콘텍 홀(h)의 형성을 위한 2차적인 가이드가 되는 제 2 포토레지스트 패턴(140p)이 형성된다.
도 8에 도시된 바와 같이, 제 2 포토레지스트 패턴(140p)은 제 1 포토레지스트 패턴(130p)과 제 1 포토레지스트 패턴(130p)에 의해 노출된 절연막(120)의 일부를 노출시키도록 형성된다. 여기서, 제 1 포토레지스트 패턴(130p)에 의해 노출된 절연막(120)의 일부는 도전성 콘텍 홀(h)을 형성하기 위한 컨텍 홀 패턴(Cp)이 된다. 즉, 컨텍 홀 패턴(Cp)은 제 1 포토레지스트막(130) 및 제 2 포토레지스트막(140)이 공통으로 노광되어, 제 1 포토레지스트 패턴(130p) 및 제 2 포토레지스트 패턴(140p)에 의해 공통으로 노출된 부분이다. 도시하지는 않았으나, 제 2 포토레지스트 패턴 형성 단계(S200) 이후, 제 1 포토레지스트 패턴(130p) 및 제 2 포토레지스트 패턴(140p)을 식각 마스크로 하여 컨텍 홀 패턴(Cp)이 형성된 부분의 절연막(120)이 식각되어 도전성 콘텍 홀(h)이 형성된다.
상술한 반도체 장치의 제조 방법에 따르면, 제 1 포토레지스트 패턴(130p)을 형성한 이후에, 노출된 절연막(120) 및 제 1 포토레지스트 패턴(130p) 상에 제 2 포토레지스트(PR2)를 한 번 더 코팅함으로써, 이중 노광으로 인한 포토레지스트 패턴 간의 두께 차이(단차)를 극복할 수 있다. 즉, 제 1 포토레지스트막(130) 및 제 2 포토레지스트막(140) 중 이중 노광되는 부분인 컨텍 홀 패턴(Cp)을 제외한 부분 의 두께가 균일해짐으로써, 제 1 포토레지스트 패턴(130p) 및 제 2 포토레지스트 패턴(140p)의 해상도가 향상되고, 동시에 CD 균일성이 향상되어, 식각(Etching) 공정 시의 공정 마진이 향상된다.
본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
도 1은 본 발명의 일 실시예에 적용되는 반도체 장치의 단면도이다.
도 2는 본 발명의 일 실시예에 적용되는 반도체 장치의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 플로우 차트이다.
도 4a 내지 도 4c는 제 1 포토레지스트 패턴 형성 단계의 각 단계별 제조 방법을 나타내는 단면도이다.
도 5는 제 1 포토레지스트 패턴이 형성된 반도체 장치의 평면도이다.
도 6은 제 2 포토레지스트 패턴 형성에 이용되는 제 2 마스크의 평면도이다.
도 7a 내지 도 7c는 제 2 포토레지스트 패턴 형성 단계의 각 단계별 제조 방법을 나타내는 단면도이다.
도 8은 제 2 포토레지스트 패턴이 형성된 반도체 장치의 평면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 장치 110 : 반도체 기판
120 : 절연막 130 : 제 1 포토레지스트막
130p : 제 1 포토레지스트 패턴 140 : 제 2 포토레지스트막
140p : 제 2 포토레지스트 패턴 M10 : 제 1 마스크
M20 : 제 2 마스크 h : 도전성 컨텍 홀
Cp : 컨텍 홀 패턴

Claims (4)

  1. 반도체 기판에 형성된 절연막에 제 1 포토레지스트를 코팅하여 제 1 포토레지스트막을 형성하는 제 1 포토레지스트막 형성 단계;
    상기 제 1 포토레지스트막을 제 1 마스크를 이용하여 노광 후 현상하여 제 1 포토레지스트 패턴을 형성하는 제 1 포토레지스트막 패터닝 단계;
    상기 제 1 포토레지스트 패턴 및 상기 절연막에 제 2 포토레지스트를 코팅하여 제 2 포토레지스트막을 형성하는 제 2 포토레지스트막 형성 단계; 및,
    상기 제 2 포토레지스트막을 상기 제 1 포토레지스트막의 노광된 일부 및 상기 제 1 포토레지스트 패턴이 노광되도록 형성된 제 2 마스크를 이용하여 노광 후 현상하여 제 2 포토레지스트 패턴을 형성하는 제 2 포토레지스트막 패터닝 단계;를 포함하고,
    상기 제 1 포토레지스트막 및 상기 제 2 포토레지스트막이 공통으로 노광되는 부분에는 도전성 컨텍 홀 형성을 위한 컨텍 홀 패턴이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 포토레지스트막은 상기 제 1 포토레지스트막에 비하여 상대적으로 얇은 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 포토레지스트는 상기 제 1 포토레지스트에 비하여 상대적으로 점도가 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 마스크는,
    라인 앤드 스페이스형 패턴으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1092935A (ja) 1996-08-28 1998-04-10 Texas Instr Inc <Ti> 半導体デバイスの接触体とその製造法
KR20010036215A (ko) * 1999-10-06 2001-05-07 윤종용 반도체 장치의 미세 콘택패턴 형성방법
KR20020030600A (ko) * 2000-10-19 2002-04-25 박종섭 감광막 콘택 홀 형성방법
JP2002260990A (ja) 2001-03-05 2002-09-13 Semiconductor Leading Edge Technologies Inc 微細レジストパターンの形成方法及び半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1092935A (ja) 1996-08-28 1998-04-10 Texas Instr Inc <Ti> 半導体デバイスの接触体とその製造法
KR20010036215A (ko) * 1999-10-06 2001-05-07 윤종용 반도체 장치의 미세 콘택패턴 형성방법
KR20020030600A (ko) * 2000-10-19 2002-04-25 박종섭 감광막 콘택 홀 형성방법
JP2002260990A (ja) 2001-03-05 2002-09-13 Semiconductor Leading Edge Technologies Inc 微細レジストパターンの形成方法及び半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101076796B1 (ko) 2009-11-16 2011-10-25 주식회사 하이닉스반도체 반도체 장치의 제조 방법

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