KR101076796B1 - 반도체 장치의 제조 방법 - Google Patents

Abstract

본 발명은 고집적 반도체 장치를 형성하기 위해 이중 패터닝 공정을 이용하는 제조 방법에 있어서 두 번의 노광 공정으로 인해 발생하는 경계 패턴이 불량을 방지하여 누설전류의 증가 혹은 누전 등을 방지하고 생산성을 높일 수 있는 반도체 장치의 제조 방법을 제공한다. 본 발명에 따른 반도체 장치의 제조 방법은 서로 수직으로 교차하는 방향의 루프 패턴을 정의한 마스크를 사용한 이중 노광공정을 통해 다수의 홀을 형성하는 단계 및 다수의 홀 내에 도전물질을 증착하는 단계를 포함한다.

반도체, 루프 패턴, 캐패시터, 경계 패턴

Description

반도체 장치의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR APPARATUS}

본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체 기억 장치를 제조함에 있어 불량을 줄이고, 제조된 고집적 반도체 기억 장치의 동작 특성을 향상시키는 방법에 관한 것이다.

일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.

반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지 스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.

통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였다.

디자인 규칙은 기존의 노광 공정을 진행하던 장치가 패터닝할 수 있는 한계를 넘어 감소하였고, 장치의 한계를 극복하기 위한 방법 중 하나로 이중 패터닝(Double Patterning Technology, DPT) 공정이 제안되었다. 이중 패터닝 공정은 두번의 서로 다른 노광공정을 진행하되, 각각의 공정에서 형성된 패턴을 중첩시켜 더욱 조밀한 패턴을 형성하기 위한 방법이다.

단위셀에 포함된 캐패시터가 차지하는 단면적이 줄어들면서, 이중 패터닝 공정이 도입되었다. 수평 방향의 패턴과 수직 방향의 패턴을 각각 형성하는 노광 공정을 두번 수행하여 캐패시터가 형성될 위치에 홀을 만들 때에 다수의 행과 열로 배열된 홀외에도 셀 영역과 그외 영역을 구분하는 경계 패턴(Guard pattern)도 형성해야 한다. 하지만, 이중 패터닝 공정으로 인해 경계 패턴의 형성에 문제가 발생할 수 있다. 이하에서는 도면을 참조하며, 캐패시터를 형성하기 위한 이중 패터닝 공정을 설명한다.

도 1a 및 1b는 통상적인 반도체 장치 내 캐패시터를 형성하기 위한 마스크를 설명하는 평면도이다. 도 1a는 가로 방향의 라인 패턴(110)을 정의하고 있고, 도 1b는 도 1a에 정의된 패턴과 수직으로 교차하는 방향인 세로 방향의 라인 패턴(120)을 정의하고 있다.

캐패시터를 형성하기 위해, 도 1a에 도시된 마스크를 이용하여 제 1 노광공정을 수행한 후, 도 2a에 도시된 마스크를 이용하여 제 2 노광공정을 수행한다. 노광공정시, 라인 패턴(110, 120)이 정의된 곳에서는 광원이 통과하지 않고 그 외 영역에서는 광원이 노출되어 식각된다. 두 번의 노광공정을 진행함에 있어 가로 방향이 아닌 세로 방향의 라인 패턴을 먼저 형성하는 것도 가능하다.

도 2는 도 1a 및 도 1b에서 설명한 마스크를 이용하여 캐패시터가 형성될 위치를 패터닝한 결과를 설명한 평면도이다.

도시된 바와 같이, 도 1a 및 도 1b에서 설명한 마스크를 이용하여 노광 공정을 수행하면, 행 및 열 방향으로 다수의 홀(210)이 형성된다. 다수의 홀(210)은 외곽에 형성된 경계 패턴(220)으로 둘러쌓인다. 후속 공정에서 홀(210) 내에는 기둥형태의 하부전극을 형성하는 것이 일반적이다.

도 3a 및 도 3b는 도 2의 일부분을 확대하여 설명한 확대도이다. 구체적으로, 도 3a는 두 번의 노광공정에서 경계 패턴(220)이 망가지지 않고 다수의 홀(210)과 일정한 간격으로 형성되어 있는 정상적인 경우를 설명하고, 도 3b는 두 번의 노광공정으로 인해 경계 패턴(220)이 과도하게 식각되어 균일하지 않게 된 비 정상적인 경우를 설명한다.

다수의 홀(210)을 둘러싸는 경계 패턴(220)의 내측은 도 1a 및 도 1b에 도시된 마스크를 사용하는 두 번의 노광공정에서 노출된다. 즉, 경계 패턴(220)은 동일한 형태로 두 번 패터닝되는 것이다. 두 번의 노광공정에서 정렬오차가 전혀 없고 노광공정이 이론적으로 정확하게 수행된다면, 도 3b와 같이 과도식각되는 문제는 발생하지 않을 수 있다. 하지만, 실질적으로 동일한 형태로 두번 패터닝하는 경우 도 3b와 같이 일부 영역에서 과도식각이 일어나 경계 패턴(220)의 내측면이 불균일해질 수 있다. 만약 도 3a와 같은 정상적인 상황이 아닌 도 3b와 같이 경계 패턴(220)이 불균일할 경우, 다수의 홀(210) 내에 하부전극을 형성한 후 수행되는 딥아웃(dip out) 공정에서 경계 패턴(220)의 일부가 무너질 수 있다. 패턴이 무너지는 경우, 후속공정으로 수행되는 유전막의 증착 및 상부전극 형성에도 결함이 발생하게 된다. 결과적으로, 누설전류의 증가 혹은 누전등의 이유로 반도체 장치의 수율이 낮아지는 결과를 초래한다.

전술한 종래의 문제점을 해결하기 위하여, 본 발명은 고집적 반도체 장치 내 캐패시터를 형성하기 위해 이중 패터닝 공정을 이용하는 제조 방법에 있어서 다수의 캐패시터가 형성되는 영역을 감싸는 경계 패턴의 내측을 물결(wave) 형태로 형성함으로써, 두 번의 노광 공정으로 인해 발생하는 경계 패턴이 불량을 방지하여 누설전류의 증가 혹은 누전 등을 방지하고 생산성을 높일 수 있는 반도체 장치의 제조 방법을 제공한다.

본 발명은 서로 수직으로 교차하는 방향의 루프 패턴을 정의한 마스크를 사용한 이중 노광공정을 통해 다수의 홀을 형성하는 단계; 및 상기 다수의 홀 내에 도전물질을 증착하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.

바람직하게는, 상기 다수의 홀을 형성하는 단계는 상기 다수의 홀을 감싸는 경계 패턴을 형성하는 것을 포함한다.

바람직하게는, 상기 경계 패턴의 내측은 물결 형상을 가지는 것을 특징으로 한다.

바람직하게는, 상기 경계 패턴 내 최외곽 영역은 상기 홀의 개수가 1/2인 것을 특징으로 한다.

바람직하게는, 상기 다수의 홀을 형성하는 단계는 가로 방향으로 형성된 제 1 루프 패턴을 정의한 제 1 마스크를 이용하여 반도체 기판 상에 식각마스크를 패 터닝하는 단계; 및 세로 방향으로 형성된 제 2 루프 패턴을 정의한 제 2 마스크를 이용하여 상기 식각마스크를 패터닝하는 단계를 포함한다.

바람직하게는, 상기 이중 노광공정에서 상기 제 1 마스크 및 상기 제 2 마스크에 정의된 상기 제 1 루프 패턴과 상기 제 2 루프 패턴은 광원을 투과시키지 않고, 그외 영역은 광원을 투과시키는 것을 특징으로 한다.

바람직하게는, 상기 다수의 홀을 형성하는 단계는 세로 방향으로 형성된 제 1 루프 패턴을 정의한 제 1 마스크를 이용하여 반도체 기판 상에 식각마스크를 패터닝하는 단계; 및 가로 방향으로 형성된 제 2 루프 패턴을 정의한 제 2 마스크를 이용하여 상기 식각마스크를 패터닝하는 단계를 포함한다.

본 발명은 다수의 홀을 형성하기 위한 이중 패터닝 공정시 각각의 노광공정에서 형성하는 패턴을 라인 패턴이 아닌 루프 패턴으로 형성함으로써 라인 패턴시 발생할 수 있는 기울어짐 현상을 줄여 공정 마진을 증가시킬 수 있는 장점이 있다.

또한, 본 발명은 이중 패터닝 공정으로 형성되는 다수의 홀을 감싸는 경계 패턴을 물결 형태로 형성함으로써 두 번의 노광 공정으로 인해 경계 패턴의 형상이 왜곡되거나 후속 공정에서 경계 패턴이 무너지는 것을 방지하여 반도체 장치의 수율을 높일 수 있다.

본 발명에 따른 반도체 장치의 제조 방법은 이중 패터닝 공정을 이용하여 미세 패턴을 형성함에 있어서, 설계변화를 통해 다수의 캐패시터가 형성될 영역을 둘 러싸는 경계 패턴을 물결 형태로 패터닝함으로써 이중 패터닝 공정으로 인한 경계 패턴의 결함을 방지하여 공정 마진을 증가시킨다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 4a 및 4b는 본 발명의 일 실시예에 따른 반도체 장치 내 캐패시터를 형성하기 위한 마스크를 설명하는 평면도이다. 도 4a는 가로 방향의 루프 패턴(410)을 정의하고 있고, 도 4b는 도 4a에 정의된 패턴과 수직으로 교차하는 방향인 세로 방향의 루프 패턴(420)을 정의하고 있다.

캐패시터를 형성하기 위해, 도 4a에 도시된 마스크를 이용하여 제 1 노광공정을 수행한 후, 도 4a에 도시된 마스크를 이용하여 제 2 노광공정을 수행한다. 노광공정시, 루프 패턴(410, 420)이 정의된 곳에서는 광원이 통과하지 않고 그 외 영역에서는 광원이 노출되어 식각된다. 두 번의 노광공정을 진행함에 있어 가로 방향이 아닌 세로 방향의 라인 패턴을 먼저 형성하는 것도 가능하다.

도 5는 도 4a 및 도 4b에서 설명한 마스크를 이용하여 캐패시터가 형성될 위치를 패터닝한 결과를 설명한 평면도이다.

도시된 바와 같이, 도 4a 및 도 4b에서 설명한 마스크를 이용하여 노광 공정을 수행하면, 행 및 열 방향으로 다수의 홀(510)이 형성된다. 다수의 홀(510)은 외곽에 형성된 경계 패턴(520)으로 둘러쌓인다. 후속 공정에서 홀(510) 내에는 기둥형태의 하부전극을 형성하는 것이 일반적이다.

도 2에 도시된 종래의 반도체 장치와 비교하면, 본 발명에서 행 및 열 방향으로 다수의 홀(510)이 형성되는 것은 유사하지만, 캐패시터가 형성되는 외곽 영역 과 다수의 홀(510)을 감싸는 경계 패턴(520)의 형상이 상이하다.

도 6은 도 5의 일부분을 확대하여 설명한 확대도이다.

도시된 바와 같이, 종래에 비하여 본 발명의 일 실시예에 따른 반도체 장치 내 캐패시터가 형성될 영역 내 외곽에 형성되는 홀(510)의 밀도가 낮아진 것을 볼 수 있다. 아울러, 경계 패턴(520)의 내측도 종래에는 라인 패턴과 같은 직선이었으나 본 발명에서는 물결 형상을 가지고 있는 것이 특징이다. 종래의 경우 동일한 형태의 경계 패턴(520)이 두 번의 노광 공정을 통해 패터닝되는 과정에서 패턴이 왜곡되는 경우가 발생할 수 있었으나, 본 발명에서는 두 번의 노광 공정에서 경계 패턴(520)을 서로 다른 형상으로 패터닝하여 물결 형상을 제조하기 때문에 식각마스크의 과도식각 등으로 인한 패턴의 왜곡을 방지할 수 있다.

한편, 종래에 비해 본 발명에서는 캐패시터가 형성될 홀(510)의 수가 조금 줄어들고 최외곽에 밀도가 낮아지는 현상이 발생하지만, 최외곽에 형성되는 홀(510)의 경우 실제로 더미 패턴에 해당하기 때문에 반도체 장치의 동작에는 영향을 미치지 않는다. 더미 패턴의 경우 실제 동작은 하지 않지만 패턴이 왜곡되지 않고 설계된 바에 따라 제조되어야 한다. 이는 더미 패턴이 왜곡되는 경우 후속 공정에서 형성되는 하부전극, 유전막 및 상부전극 형성시 결함이 발생하기 때문이다.

본 발명의 일 실시예에 따른 반도체 장치에 포함된 물결(Wave) 형태의 경계 패턴(520)은 규칙적으로 종래의 반도체 장치보다 더 넓은 폭을 가질 수 있어 지지 역할이 더 용이하고 쉽게 기울어지지 않는 특성을 가진다. 특히, 하부전극의 형성 후 딥아웃(Dip-out) 공정을 진행하면 경계 패턴(520)의 안쪽의 절연막(예를 들면, 산화막)은 모두 제거가 되고, 바깥쪽 면의 절연막은 그대로 남아 있게 된다. 따라서 경계 패턴(520)의 안쪽 면을 물결 형태로 형성하게 되면 직선 형태의 경우에 발생할 수 있는 휘어짐 문제도 해결할 수 있다.

전술한 바와 같이, 본 발명은 이중 패터닝 공정(Double Patterning Technology, DPT)을 이용하여 반도체 장치 내 다수의 캐패시터를 형성하는 과정에서 캐패시터가 형성될 영역을 감싸는 경계 패턴을 직선 형태에서 물결 형태로 형성한다. 이를 통해, 본 발명은 두 번의 노광 공정에서 경계 패턴이 기울어지거나 휘어지는 불량을 방지할 수 있다. 또한, 다수의 라인 패턴이 아닌 루프 패턴을 이용하여 이중 패터닝 공정을 수행함으로써 공정 마진을 증가시킬 수 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1a 및 1b는 통상적인 반도체 장치 내 캐패시터를 형성하기 위한 마스크를 설명하는 평면도.

도 2는 도 1a 및 도 1b에서 설명한 마스크를 이용하여 캐패시터가 형성될 위치를 패터닝한 결과를 설명한 평면도.

도 3a 및 도 3b는 도 2의 일부분을 확대하여 설명한 확대도.

도 4a 및 4b는 본 발명의 일 실시예에 따른 반도체 장치 내 캐패시터를 형성하기 위한 마스크를 설명하는 평면도.

도 5는 도 4a 및 도 4b에서 설명한 마스크를 이용하여 캐패시터가 형성될 위치를 패터닝한 결과를 설명한 평면도.

도 6은 도 5의 일부분을 확대하여 설명한 확대도.

Claims (7)

1. 서로 수직으로 교차하는 방향의 루프 패턴을 정의한 마스크를 사용한 이중 노광공정을 통해 다수의 홀을 감싸는 경계 패턴을 형성하는 단계; 및

   상기 다수의 홀 내에 도전물질을 증착하는 단계

   를 포함하는 반도체 장치의 제조 방법.
2. 삭제
3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,

   상기 경계 패턴의 내측은 물결 형상을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.

   제3항에 있어서,

   상기 경계 패턴 내 최외곽 영역은 상기 홀의 개수가 1/2인 것을 특징으로 하는 반도체 장치의 제조 방법.
5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,

   가로 방향으로 형성된 제 1 루프 패턴을 정의한 제 1 마스크를 이용하여 반도체 기판 상에 식각마스크를 패터닝하는 단계; 및

   세로 방향으로 형성된 제 2 루프 패턴을 정의한 제 2 마스크를 이용하여 상기 식각마스크를 패터닝하는 단계를 포함하는 반도체 장치의 제조 방법.
6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.

   제5항에 있어서,

   상기 이중 노광공정에서 상기 제 1 마스크 및 상기 제 2 마스크에 정의된 상기 제 1 루프 패턴과 상기 제 2 루프 패턴은 광원을 투과시키지 않고, 그외 영역은 광원을 투과시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,

   상기 다수의 홀을 형성하는 단계는

   세로 방향으로 형성된 제 1 루프 패턴을 정의한 제 1 마스크를 이용하여 반도체 기판 상에 식각마스크를 패터닝하는 단계; 및

   가로 방향으로 형성된 제 2 루프 패턴을 정의한 제 2 마스크를 이용하여 상기 식각마스크를 패터닝하는 단계를 포함하는 반도체 장치의 제조 방법.

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