KR20070055729A - 더미 게이트를 구비하는 반도체 소자의 구조 및 그 제조방법 - Google Patents

더미 게이트를 구비하는 반도체 소자의 구조 및 그 제조방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 구조와 그 제조 방법은 활성 영역에 통상적인 게이트를 형성할 때 소자 분리막 위에 더미 게이트를 동시에 형성하고, 게이트의 측벽 스페이서를 형성할 때 더미 게이트에도 제2의 측벽 스페이서를 형성한다. 더미 게이트와 제2 측벽 스페이서는 소자 분리막의 상단, 특히, 활성 영역에 접한 소자 분리막의 가장자리를 완전히 덮어 보호하기 때문에, 금속 배선 컨택 공정에서 컨택 홀과 소자 분리막이 서로 겹치더라도 컨택 홀 식각에 의한 소자 분리막의 손상을 방지할 수 있다. 따라서 금속 배선 컨택 공정의 공정 여유도가 향상되며, 이로 인하여 반도체 소자의 특성과 수율이 개선된다.
금속 배선 컨택, 공정 여유도, 컨택 홀 식각, 소자 분리막 손상, 더미 게이트, 측벽 스페이서

Description

더미 게이트를 구비하는 반도체 소자의 구조 및 그 제조 방법{Structure of Semiconductor Device Having Dummy Gate and Fabrication Method Thereof}
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 구조 및 그 제조 방법을 나타내는 단면도.
도 2는 종래 기술에서 발생하는 불량 예를 도시한 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 구조 및 그 제조 방법을 나타내는 단면도.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 구조를 나타내는 단면도.
<도면에 사용된 참조 번호의 설명>
10, 30: 실리콘 기판 11, 31: 소자 분리막
12, 32: 게이트 산화막 13, 33a: 게이트
14, 34: 저농도 소스/드레인 15, 35a, 35b: 측벽 스페이서
16, 36: 고농도 소스/드레인 17, 37: 실리사이드막
18, 38: 식각 정지막 19, 39: 층간 절연막
20, 40: 컨택 홀 35: 스페이서 절연막
33b, 43b: 더미 게이트
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 좀 더 구체적으로는 금속 배선 컨택 공정에서 공정 여유도 부족으로 인하여 소자 분리막 지역에 불량이 생기는 것을 방지하기 위하여 소자 분리막 위에 선택적으로 더미 게이트를 형성하는 반도체 소자의 구조 및 그 제조 방법에 관한 것이다.
반도체 소자의 제조 기술이 나날이 발전함에 따라 반도체 소자의 집적도는 점점 더 높아지고 있다. 반도체 소자가 고집적화될수록 제조 공정의 여유도(margin) 또한 점점 작아지고 있는데, 그러한 경우 중의 하나가 금속 배선 컨택(contact) 공정이다. 이하에서는 이와 관련된 종래 기술을 도면을 참조하면서 설명한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 구조 및 그 제조 방법을 나타내는 단면도이다.
도 1a를 참조하면, 먼저 소자 분리막(11)에 의하여 활성 영역이 정의된 실리콘 기판(10) 위에 게이트 산화막(12)과 게이트(13)를 형성한다. 저농도 소스/드레인(14)을 형성하기 위하여 이온주입 공정을 거친 후, 스페이서 절연막을 증착하고 전면 식각하여 측벽 스페이서(15)를 형성한다. 그리고 측벽 스페이서(15)를 마스크로 사용하는 이온주입 공정을 진행하여 고농도 소스/드레인(16)을 형성한다. 이어서, 실리사이드 금속을 증착하고 열처리하여 자기정렬 방식으로 실리사이드막(17) 을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 식각 정지막(18)을 증착한 후, 층간 절연막(19)을 증착한다. 그리고, 도 1c에 도시된 바와 같이, 층간 절연막(19)을 선택적으로 식각하여 컨택 홀(20)을 형성한다. 컨택 홀(20)에는 이후 금속 배선 컨택이 형성되어 고농도 소스/드레인(16) 상부의 실리사이드막(17)과 연결된다.
그런데, 전술한 바와 같이, 금속 배선 컨택 공정은 반도체 소자의 고집적화에 따라 공정 여유도가 부족하다. 따라서 오정렬(misalign)이 발생할 경우 다음과 같은 문제점이 나타난다. 도 2는 종래 기술에서 발생하는 불량 예를 도시한 단면도이다.
도 2를 참조하면, 종래 기술에서는 금속 배선 컨택 공정의 여유도가 부족함에 따라 컨택 홀(20)이 소자 분리막(11)과 겹치는 경우가 종종 발생한다. 이때, 컨택 홀 식각 공정에 취약한 소자 분리막(11)이 손상되는 불량이 발생한다(21). 이러한 불량은 접합 누설의 원인이 되며, 심할 경우 소스 또는 드레인과 기판의 전기적 단락을 유발하기도 한다. 이에 따라 반도체 소자의 특성이 저하되고 수율이 감소하는 결과를 가져온다.
따라서 본 발명의 목적은 금속 배선 컨택 공정의 공정 여유도를 향상시키고 반도체 소자의 특성과 수율을 향상시킬 수 있는 반도체 소자의 구조 및 그 제조 방법을 제공하기 위한 것이다.
이러한 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 구조는, 실리콘 기판에 형성되어 활성 영역을 정의하는 소자 분리막과, 실리콘 기판의 활성 영역 위에 형성되는 게이트 산화막과 게이트와, 소자 분리막 위에 형성되는 더미 게이트와, 게이트에 형성되는 제1 측벽 스페이서와, 더미 게이트에 형성되는 제2 측벽 스페이서를 포함하여 구성된다.
본 발명에 따른 반도체 소자의 구조에 있어서, 더미 게이트는 적어도 하나 이상의 패턴으로 형성될 수 있다. 또한, 더미 게이트와 제2 측벽 스페이서는 소자 분리막의 상단을 완전히 덮는 것이 바람직하고, 제2 측벽 스페이서는 활성 영역에 접한 소자 분리막의 가장자리를 완전히 덮는 것이 바람직하다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은, (a) 소자 분리막에 의하여 활성 영역이 정의된 실리콘 기판 위에 게이트 산화막과 게이트를 형성하고, 동시에 소자 분리막 위에 더미 게이트를 형성하는 단계, 및 (b) 실리콘 기판 전면에 스페이서 절연막을 증착하고 전면 식각하여 게이트에 제1 측벽 스페이서와 더미 게이트에 제2 측벽 스페이서를 동시에 형성하는 단계를 포함하여 구성된다.
본 발명에 따른 반도체 소자의 제조 방법에 있어서, (b) 단계는 활성 영역에 접한 소자 분리막의 가장자리를 제2 측벽 스페이서가 완전히 덮도록 형성하는 것이 바람직하다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 각 도면에서 동일한 또는 대응하는 구성요소에는 동일한 참조 번호를 부여하였다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 구조 및 그 제조 방법을 나타내는 단면도이다. 도면을 참조한 이하의 설명은 공정 순에 따라 반도체 소자의 제조 방법을 설명하는데 초점을 맞추고 있지만, 참조 도면 및 이하의 설명으로부터 반도체 소자의 구조 또한 명확히 이해될 것이다.
도 3a를 참조하면, 먼저 소자 분리막(31)에 의하여 활성 영역(active area)이 정의된 실리콘 기판(30) 위에 게이트 산화막(32)과 게이트(33a)를 형성한다. 아울러, 게이트(33a)를 형성할 때 소자 분리막(31) 위에 더미 게이트(33b, dummy gate)를 동시에 형성한다. 더미 게이트(33b)의 동시 형성은 게이트(33a)를 형성하기 위한 마스크 패턴을 변경함으로써 가능하다. 트랜지스터를 구성하는 통상적인 게이트(33a)와 달리, 더미 게이트(33b)는 전기적으로 아무런 역할도 하지 않는다.
게이트(33a)와 더미 게이트(33b)를 형성한 후, 저농도 소스/드레인(34)을 형성하기 위하여 이온주입 공정을 거친 후, 실리콘 기판(30) 전면에 스페이서 절연막(35)을 증착한다.
다음으로, 도 3b에 도시된 바와 같이, 스페이서 절연막을 전면 식각하여 측벽 스페이서(35a, 35b, sidewall spacer)를 형성한다. 측벽 스페이서는 통상적인 게이트(33a)에 형성되는 제1 측벽 스페이서(35a)와 더미 게이트(33b)에 형성되는 제2 측벽 스페이서(35b)를 포함한다. 더미 게이트(33b)와 제2 측벽 스페이서(35b)는 소자 분리막(31)의 상단을 완전히 덮도록 형성한다. 특히, 제2 측벽 스페이서(35b)는 활성 영역에 접한 소자 분리막(31)의 가장자리를 완전히 덮도록 형성한다.
이어서, 도 3c에 도시된 바와 같이, 제1, 제2 측벽 스페이서(35a, 35b)를 마스크로 사용하는 이온주입 공정을 진행하여 실리콘 기판(30)의 활성 영역에 고농도 소스/드레인(36)을 형성한다.
이어서, 실리사이드 금속을 증착하고 열처리하여, 도 3d에 도시된 바와 같이, 자기정렬 방식으로 실리사이드막(37)을 형성한다. 실리사이드막(37)은 고농도 소스/드레인(36), 게이트(33a), 더미 게이트(33b)의 상단에 각각 형성된다.
이어서, 도 3e에 도시된 바와 같이, 식각 정지막(38)을 증착하고 층간 절연막(39)을 증착한다. 그리고, 도 3f에 도시된 바와 같이, 층간 절연막(39)을 선택적으로 식각하여 컨택 홀(40)을 형성한다. 컨택 홀(40)에는 이후 금속 배선 컨택이 형성되어 고농도 소스/드레인(36) 상부의 실리사이드막(37)과 연결된다.
컨택 홀(40)을 형성하는 공정에서 오정렬로 인하여 컨택 홀(40)과 소자 분리막(31)이 서로 겹치는 경우가 발생하더라도, 소자 분리막(31)의 상부에 더미 게이트(33b)와 제2 측벽 스페이서(35b)가 형성되어 있기 때문에 컨택 홀 식각으로부터 소자 분리막(31)의 손상을 방지할 수 있다. 이와 같이 더미 게이트(33b)는 금속 배 선 컨택 공정에서 소자 분리막(31)을 보호하기 위한 것이므로, 모든 소자 분리막 위에 형성하지 않고 공정 여유도가 부족한 부위에만 선택적으로 형성할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 구조를 나타내는 단면도이다. 전술한 실시예는 소자 분리막(31) 위에 2개의 패턴으로 나누어진 더미 게이트(33b)를 형성하는데 반하여, 본 실시예의 더미 게이트(43b)는 1개의 패턴으로 이루어진다. 이와 같이 더미 게이트(33b, 43b)의 패턴 형태는 그다지 중요하지 않으며, 금속 배선 컨택 공정에서 공정 여유도를 향상시킬 수 있고 소자 분리막(31)을 보호할 수 있다면 어떤 패턴 형태라도 무방하다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 소자의 구조와 그 제조 방법은 활성 영역에 통상적인 게이트를 형성할 때 소자 분리막 위에 더미 게이트를 동시에 형성하고, 게이트의 측벽 스페이서를 형성할 때 더미 게이트에도 제2의 측벽 스페이서를 형성한다. 더미 게이트와 제2 측벽 스페이서는 소자 분리막의 상단, 특히, 활성 영역에 접한 소자 분리막의 가장자리를 완전히 덮어 보호하기 때문에, 금속 배선 컨택 공정에서 컨택 홀과 소자 분리막이 서로 겹치더라도 컨택 홀 식각에 의한 소자 분리막의 손상을 방지할 수 있다. 따라서 금속 배선 컨택 공정의 공정 여유도가 향상되며, 이로 인하여 반도체 소자의 특성과 수율이 개선된다.
더미 게이트는 전기적으로 아무런 역할도 하지 않고 단지 금속 배선 컨택 공정에서 소자 분리막을 보호하기 위한 것이므로, 모든 소자 분리막 위에 형성하지 않고 공정 여유도가 부족한 부위에만 선택적으로 형성할 수 있다. 또한, 더미 게이 트를 형성하기 위하여 추가적인 장비나 공정을 필요로 하지 않는다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (6)

  1. 실리콘 기판에 형성되어 활성 영역을 정의하는 소자 분리막;
    상기 실리콘 기판의 활성 영역 위에 형성되는 게이트 산화막과 게이트;
    상기 소자 분리막 위에 형성되는 더미 게이트;
    상기 게이트에 형성되는 제1 측벽 스페이서; 및
    상기 더미 게이트에 형성되는 제2 측벽 스페이서;
    를 포함하는 반도체 소자의 구조.
  2. 제1항에 있어서,
    상기 더미 게이트는 적어도 하나 이상의 패턴으로 형성되는 것을 특징으로 하는 반도체 소자의 구조.
  3. 제1항 또는 제2항에 있어서,
    상기 더미 게이트와 상기 제2 측벽 스페이서는 상기 소자 분리막의 상단을 완전히 덮는 것을 특징으로 하는 반도체 소자의 구조.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 측벽 스페이서는 상기 활성 영역에 접한 상기 소자 분리막의 가장자리를 완전히 덮는 것을 특징으로 하는 반도체 소자의 구조.
  5. (a) 소자 분리막에 의하여 활성 영역이 정의된 실리콘 기판 위에 게이트 산화막과 게이트를 형성하고, 동시에 상기 소자 분리막 위에 더미 게이트를 형성하는 단계; 및
    (b) 상기 실리콘 기판 전면에 스페이서 절연막을 증착하고 전면 식각하여 상기 게이트에 제1 측벽 스페이서와 상기 더미 게이트에 제2 측벽 스페이서를 동시에 형성하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 (b) 단계는 상기 활성 영역에 접한 상기 소자 분리막의 가장자리를 상기 제2 측벽 스페이서가 완전히 덮도록 형성하는 단계임을 특징으로 하는 반도체 소자의 제조 방법.
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