KR20010093013A - 반도체장치의 게이트전극 및 게이트라인 형성방법 - Google Patents
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Abstract
본 발명은 반도체장치의 게이트전극 및 게이트라인 형성방법에 관한 것으로서, 특히, 활성영역에 형성되는 게이트전극의 폭을 게이트전극상에 형성되는 금속으로 이루어진 게이트라인의 폭보다 좁게 형성하고 게이트라인이 소자격리영역과 직접 접촉하지 않도록 하여 게이트전극과 게이트라인의 저항을 감소시켜 소자동작속도를 개선하고 기생트랜지스터의 생성을 방지하여 누설전류를 감소시키며 이웃한 게이트라인간의 공간마진을 확보하고 키홀(key hole)의 생성 등을 방지하도록 한 반도체장치의 폴리실리콘 전극 및 금속 게이트라인 형성방법에 관한 것이다. 본 발명에 따른 반도체장치의 게이트전극 및 게이트라인 형성방법은 소자격리영역과 소자활성영역이 정의된 반도체 기판의 표면에 게이트절연막과 도핑된 반도체층을 차례로 형성하는 단계와, 상기 반도체층을 상기 소자활성영역을 제 1 영역과 제 2 영역으로 구분하고 동시에 상기 소자활성영역에만 잔류하도록 패터닝하여 잔류한 상기 반도체층으로 이루어진 게이트전극을 형성하는 단계와, 상기 제 1 영역과 제 2 영역에 불순물 도핑영역을 형성하는 단계와, 상기 게이트전극을 포함하는 상기 기판상에 절연층을 형성하는 단계와, 상기 절연층의 소정부위를 제거하여 상기 게이트전극의 상부 표면을 노출시키는 홀을 형성하는 단계와, 노출된 상기 게이트전극의 표면을 포함하는 상기 절연층상에 금속층을 형성하는 단계와, 상기 금속층을 패터닝하여 상기 게이트전극과 중첩되며 상기 소자활성영역 및 소자격리영역을 가로지르는 게이트라인을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 게이트전극 및 게이트라인 형성방법에 관한 것으로서, 특히, 활성영역에 형성되는 게이트전극의 폭을 게이트전극상에 형성되는 금속으로 이루어진 게이트라인의 폭보다 좁게 형성하고 게이트라인이 소자격리영역과 직접 접촉하지 않도록 하여 게이트전극과 게이트라인의 저항을 감소시켜 소자동작속도를 개선하고 기생트랜지스터의 생성을 방지하여 누설전류를 감소시키며 이웃한 게이트라인간의 공간마진을 확보하고 키홀(key hole)의 생성 등을 방지하도록 한 반도체장치의 폴리실리콘 전극 및 금속 게이트라인 형성방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 소오스 및 드레인영역으로 이용되는 불순물영역과게이트의 폭이 감소되고 있다. 이에 따라, 반도체장치는 불순물영역의 접촉 저항 및 게이트의 시트 저항이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체장치 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극을 폴리실리콘으로 형성하는 경우에 실리사이드층을 형성하여 저항을 감소시킨다. 상기에서 다결정실리콘으로 형성된 게이트에 실리사이드층을 형성할 때 불순물영역의 표면에도 실리사이드층을 형성하여 접촉 저항을 감소시킨다.
위에서 설명한 바와 같이, 반도체소자의 디자인 룰(design rule)이 더욱 엄격해짐에 따라 게이트에서의 높은 저항은 소자의 동작속도를 저하시키는 주요 원인이 된다. 따라서, 저저항의 게이트전극의 제조가 소자동작속도 개선에 필수적이다. 이러한 저항개선을 위하여 비저항값이 낮은 내열금속으로 형성된 실리사이드(refractory metal silicide)를 갖는 게이트전극을 제조한다. 이러한 구조의 게이트전극을 폴리사이드형(polycide, silicide on doped polycrystalline silicon) 게이트전극이라 한다.
현재 사용되고 있는 게이트전극 및 게이트라인은 도핑된 폴리실리콘 및 WSix으로 형성되나, 이와 같은 구조를 차세대 소자제조에 적용시 게이트라인의 저항이 상대적으로 높아 소자동작속도 개선에 불리하며, 요구되는 저항을 만족시키기 위해서는 폴리사이드 구조의 두께, 폭 및 프로파일 불량 문제가 야기될 수 있고, 소정의 폭을 확보하게 되면 이웃한 게이트라인간의 폭이 감소하여 키홀(key hole)방지에 불리하다.
또한, 소자활성영역뿐만 아니라 게이트전극에서 연장된 게이트라인이 소자격리영역과 직접 접촉하게 되므로 게이트라인에 의한 소자격리영역에서의 기생트랜지스터 생성으로 누설류의 원인이 된다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 게이트 형성방법을 도시한 공정단면도이다.
도 1a를 참조하면, 반도체기판인 실리콘기판(10)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등의 소자격리방법에 의해 필드산화막(도시안함)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.
그리고 반도체기판(10)의 표면을 열산화하여 게이트절연막으로 게이트산화막(11)을 형성한다.
그 다음, 게이트전극을 형성하기 위하여 게이트산화막(11) 위에 불순물이 도핑된 폴리실리콘층(in-situ doped polycrystalline silicon)(12)을 화학기상증착법으로 증착하여 형성하거나, 도핑되지 않은 폴리실리콘층(undoped polycrystalline silicon)(12)을 화학기상증착법으로 증착한 후 이온주입을 실시하여 도핑시킨다. 이와 같이 형성된 폴리실리콘층(12)은 이후 공정에서 패터닝되어 게이트전극 및 게이트라인의 하부구조를 이루게 된다. 이때, 증착되는 폴리실리콘층(12)은 전체 게이트전극의 높이를 고려하여 이후 형성될 실리사이드층의 두께만큼을 뺀 두께로 형성한다.
따라서, 게이트전극 및 게이트라인의 요구저항을 고려하여 폴리실리콘층(12)의 두께와 폭을 결정하게 된다.
그리고, 폴리실리콘층(12) 위에 실리사이드 형성용 금속으로 텅스텐을 스퍼터링으로 증착하여 금속층을 형성한다. 이때, 금속층의 형성 두께는 폴리실리콘층(12)의 두께와 합쳐서 전체 높이가 이후 형성될 게이트전극의 디자인 룰에 적합하도록 한다.
그리고, 폴리실리콘층과 금속층에 급속열처리(rapid thermal annealing)을 실시하여 금속과 실리콘을 반응시켜 저항감소용 실리사이드층(13)을 형성한다.
또는, 이와 같이 별도의 금속층을 증착한 후 급속열처리로 실리사이드층(13)을 형성하는 대신, 도핑된 폴리실리콘층(12) 위에 실리사이드 콤포짙 타겟(silicide composite target)을 이용하여 실리사이드층(13)을 직접 형성할 수도 있다.
그리고, 실리사이드층(13) 위에 ??핑용 산화막(14)과 ??핑용 질화막(15)을 차례로 증착하여 형성한다.
도 1b를 참조하면, ??핑용 질화막(15) 위에 포토레지스트를 도포한 다음 게이트전극 형성용 마스크를 이용한 노광 및 현상을 실시하여 포토레지스트패턴(16)을 형성한다.
도 1c를 참조하면, 포토레지스트패턴을 식각마스크로 이용하는 건식식각을 ??핑용 산화막 및 질화막 그리고 실리사이드층과 그 하부에 위치한 도핑된 폴리실리콘층에 실시하여 포토레지스트패턴으로 보호되지 않는 부위의 질화막 및 산화막 그리고 실리사이드층과 폴리실리콘층을 차례로 제거하여 잔류한 캡핑용 산화막(140)과 질화막(150)으로 상부 표면이 절연되고, 잔류한 실리사이드층(130)과 잔류한 도핑된 폴리실리콘층(120)으로 구성된 최종 게이트전극(130,120)을 형성한다.
그 다음 포토레지스트패턴을 O2애슁(ashing)으로 제거한다.
이후, 도시되지는 않았으나, 엘디디영역을 기판의 소정부위에 형성 후 게이트전극(131,121) 표면을 포함하는 기판의 전면에 산화막을 증착한 다음 에치백을 실시하여 게이트 측벽스페이서를 형성하고 고농도 도핑영역을 소자 활성영역에 형성하는 등의 공정을 실시하여 트랜지스터 등의 반도체소자를 제조한다.
상술한 바와 같이 종래 기술에 따른 반도체장치의 게이트전극 및 게이트라인 제조방법에서는, 게이트전극 및 게이트라인은 도핑된 폴리실리콘 및 WSix으로 형성되나, 이와 같은 구조를 차세대 소자제조에 적용시 게이트라인의 저항이 상대적으로 높아 소자동작속도 개선에 불리하며, 요구되는 저항을 만족시키기 위해서는 폴리사이드 구조의 두께, 폭 및 프로파일 불량 문제가 야기될 수 있고, 소정의 폭을 확보하게 되면 이웃한 게이트라인간의 폭이 감소하여 키홀(key hole)방지에 불리하며, 또한, 소자활성영역뿐만 아니라 게이트전극에서 연장된 게이트라인이 소자격리영역과 직접 접촉하게 되므로 게이트라인에 의한 소자격리영역에서의 기생트랜지스터 생성으로 누설류의 원인이 되는 문제점이 있다.
따라서, 본 발명의 목적은 활성영역에 형성되는 게이트전극의 폭을 게이트전극상에 형성되는 금속으로 이루어진 게이트라인의 폭보다 좁게 형성하고 게이트라인이 소자격리영역과 직접 접촉하지 않도록 하여 게이트전극과 게이트라인의 저항을 감소시켜 소자동작속도를 개선하고 기생트랜지스터의 생성을 방지하여 누설전류를 감소시키며 이웃한 게이트라인간의 공간마진을 확보하고 키홀(key hole)의 생성 등을방지하도록 한 반도체장치의 폴리실리콘 전극 및 금속 게이트라인 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명의 실시예에 따른 반도체장치의 게이트전극 및 게이트라인 형성방법은 소자격리영역과 소자활성영역이 정의된 반도체 기판의 표면에 게이트절연막과 도핑된 반도체층을 차례로 형성하는 단계와, 상기 반도체층을 상기 소자활성영역을 제 1 영역과 제 2 영역으로 구분하고 동시에 상기 소자활성영역에만 잔류하도록 패터닝하여 잔류한 상기 반도체층으로 이루어진 게이트전극을 형성하는 단계와, 상기 제 1 영역과 제 2 영역에 불순물 도핑영역을 형성하는 단계와, 상기 게이트전극을 포함하는 상기 기판상에 절연층을 형성하는 단계와, 상기 절연층의 소정부위를 제거하여 상기 게이트전극의 상부 표면을 노출시키는 홀을 형성하는 단계와, 노출된 상기 게이트전극의 표면을 포함하는 상기 절연층상에 금속층을 형성하는 단계와, 상기 금속층을 패터닝하여 상기 게이트전극과 중첩되며 상기 소자활성영역 및 소자격리영역을 가로지르는 게이트라인을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 게이트 형성방법을 도시한 공정단면도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 게이트 형성방법을 도시한 공정단면도
본 발명은 소자활성영역에 도핑된 폴리실리콘으로 박스(box)형태의 게이트전극을 형성한 다음, 게이트전극을 포함하는 소자활성영역과 소자격리영역에 산화막 등으로 절연층을 형성한 후, 절연층의 소정 부위를 제거하여 게이트전극의 상부 표면을 노출시키는 홀을 형성하고, 노출된 게이트전극의 표면과 접촉하는 금속층을 절연층상에 형성하고, 금속층을 패터닝하여 소자활성영역과 소자격리영역을 가로지르는게이트라인을 형성한다. 이때, 텅스텐 등의 금속층으로 이루어진 게이트라인의 선폭은 폴리실리콘으로 이루어진 게이트전극의 선폭보다 좁게 형성한다.
따라서, 게이트라인을 금속으로 형성하므로 게이트라인의 저항을 충분히 낮추어 소자동작속도를 개선할 수 있고, 게이트라인이 소자격리영역과 직접접촉하지 않으므로 기생트랜지스터의 생성을 방지하여 누설전류를 감소시키고, 또한, 게이트라인의 선폭이 게이트전극의 선폭보다 좁으므로 키홀 생성등을 방지하여 소자의 신뢰성을 개선한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 게이트 형성방법을 도시한 공정단면도이다.
도 2a를 참조하면, 반도체기판인 실리콘기판(20)의 소정 부분에 LOCOS(Local Oxidation of Silicon), STI(shallow trench isolation) 방법 등의 소자격리방법에 의해 필드산화막(도시안함)을 형성하여 소자의 활성영역과 소자격리영역을 정의한다.
그리고 반도체기판(20)의 표면을 열산화하여 게이트절연막으로 게이트산화막(21)을 형성한다.
그다음, 게이트전극을 형성하기 위하여 게이트산화막(21) 위에 도핑되지 않은 폴리실리콘층(undoped polycrystalline silicon)(22)을 화학기상증착법으로 증착한다. 이와 같이 형성된 폴리실리콘층(22)은 이후 공정에서 패터닝되어 게이트전극을 이루게 된다. 이때, 증착되는 폴리실리콘층(22)은 이후 형성될 게이트라인이 금속으로 형성되므로 저항을 충분히 확보할 수 있기 때문에 증착두께 마진이 크다.
그리고, 폴리실리콘층(22) 상에 포토레지스트를 도포한 다음 게이트전극 형성용 마스크를 이용한 노광 및 현상을 실시하여 포토레지스트패턴(도시안함)을 형성한다. 이때, 포토레지스트패턴이 덮고있는 폴리실리콘층 부위는 소자활성영역내에서 사각형형태로서 박스형 게이트전극이 형성될 수 있도록 정의한다.
그 다음, 포토레지스트패턴을 식각마스크로 이용하는 건식식각을 하부에 위치한 도핑된 폴리실리콘층에 실시하여 포토레지스트패턴으로 보호되지 않는 부위의 폴리실리콘층을 차례로 제거하여 잔류한 도핑된 폴리실리콘층(22)으로 구성된 박스형 게이트전극(22)을 형성한다. 이때, 게이트전극(22)을 식각마스크로 이용하여 노출된 게이트절연막을 계속하여 제거하여 잔류한 게이트절연막으로 이루어진 게이트산화막(21)을 형성할 수 있다.
그 다음 포토레지스트패턴을 O2애슁(ashing)으로 제거한다.
도시되지는 않았지만, 소스/드레인을 형성하기 위하여 노출된 소자활성영역에 이온주입 등의 방법으로 불순물이 고농도 도핑된 영역을 형성한다.
도 2b를 참조하면, 게이트전극(22)을 포함하는 소자활성영역과 소자격리영역에 HLD(high temperature low pressure dielectric) 산화막 등으로 절연층(23)을 화학기상증착 등으로 형성한다.
도 2c를 참조하면, 절연층(23)의 소정 부위를 제거하여 게이트전극(22)의 상부 표면을 노출시키는 홀(H)을 형성한다. 이때, 절연층상에 포토레지스트를 도포한 후 노광 및 현상으로 포토레지스트패턴을 형성한 다음 노출된 절연층을 건식식각 등의비등방성식각으로 제거하여 홀(H)을 형성한 다음 포토레지스트패턴을 제거한다. 포토레지스트패턴에 의하여 노출되는 절연층 표면의 크기는 최대한 박스형 게이트전극(22)의 폭을 넘지 않게 한다.
도 2d를 참조하면, 홀에 의하여 노출된 게이트전극(22)의 표면을 포함하는 절연층(23) 상에 게이트라인을 형성하기 위한 금속층(24)을 소정 두께로 형성한다. 이때, 금속층(24)과 폴리실리콘으로 이루어진 게이트전극(22)과의 저항을 감소시키기 위하여 배리어 금속으로 Ti/TiN을 차례로 증착한 다음 텅스텐을 소정 두께로 증착하여 형성한다. 증착방법은 Ti/TiN은 스퍼터링으로 하고, 텅스텐은 화학기상증착(CVD) 또는 스퍼터링으로 한다.
그리고, 금속층(24) 상에 포토레지스트를 도포한 다음, 게이트라인을 정의하기 위한 노광 및 현상을 실시하여 게이트전극(22)보다 좁은 선폭을 갖도록 금속층의 소정 부위를 덮는 포토레지스트패턴(25)을 형성한다. 따라서, 금속층(24)을 덮고있는 포토레지스트패턴의 레이아웃은 게이트전극(22)과 중첩되며 소자활성영역과 소자격리영역을 가로지르는 형상을 갖게 된다.
도 2e를 참조하면, 포토레지스트패턴으로 보호되지 않는 금속층을 제거하여 잔류한 금속층으로 이루어진 게이트라인(240)을 형성한다. 이때, 게이트라인(24)과 이웃한 게이트라인(24) 사이의 간격(d2)은 게이트전극(22) 사이의 간격(d1)보다 넓어서 층간절연층형성시 키홀 생성등을 방지하여 소자의 신뢰성을 개선한다.
그리고, 포토레지스트패턴을 O2애슁(ashing)으로 제거한다.
따라서, 게이트라인(24)은 소자격리영역과 직접접촉하지 않는 형태의게이트전극(22) 및 게이트라인(24)을 갖는 반도체장치의 트랜지스터가 완성되었다.
따라서, 본 발명은 게이트라인을 금속으로 형성하므로 게이트라인의 저항을 충분히 낮추어 소자동작속도를 개선할 수 있고, 게이트라인이 소자격리영역과 직접접촉하지 않으므로 기생트랜지스터의 생성을 방지하여 누설전류를 감소시키고, 또한, 게이트라인의 선폭이 게이트전극의 선폭보다 좁으므로 키홀 생성등을 방지하여 소자의 신뢰성을 개선하는 장점이 있다.
Claims (5)
- 소자격리영역과 소자활성영역이 정의된 반도체 기판의 표면에 게이트절연막과 도핑된 반도체층을 차례로 형성하는 단계와,상기 반도체층을 상기 소자활성영역을 제 1 영역과 제 2 영역으로 구분하고 동시에 상기 소자활성영역에만 잔류하도록 패터닝하여 잔류한 상기 반도체층으로 이루어진 게이트전극을 형성하는 단계와,상기 제 1 영역과 제 2 영역에 불순물 도핑영역을 형성하는 단계와,상기 게이트전극을 포함하는 상기 기판상에 절연층을 형성하는 단계와,상기 절연층의 소정부위를 제거하여 상기 게이트전극의 상부 표면을 노출시키는 홀을 형성하는 단계와,노출된 상기 게이트전극의 표면을 포함하는 상기 절연층상에 금속층을 형성하는 단계와,상기 금속층을 패터닝하여 상기 게이트전극과 중첩되며 상기 소자활성영역 및 소자격리영역을 가로지르는 게이트라인을 형성하는 단계로 이루어진 반도체장치의 게이트 및 게이트라인 형성방법.
- 청구항 1에 있어서,상기 반도체는 폴리실리콘을 사용하는 것이 특징인 반도체장치의 게이트 및 게이트라인 형성방법.
- 청구항 1에 있어서,상기 금속층은 텅스텐으로 형성하는 것이 특징인 반도체장치의 게이트 및 게이트라인 형성방법.
- 청구항 1에 있어서, 상기 게이트라인의 선폭은 상기 게이트전극의 선폭보다 좁게 형성하는 것이 특징인 반도체장치의 게이트 및 게이트라인 형성방법.
- 청구항 1에 있어서,상기 게이트전극은 박스형태로 형성하는 것이 특징인 반도체장치의 게이트 및 게이트라인 형성방법.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040011016A (ko) * | 2002-07-26 | 2004-02-05 | 동부전자 주식회사 | 알에프 반도체소자 제조방법 |
| WO2013085290A1 (ko) * | 2011-12-07 | 2013-06-13 | 주식회사 테스 | 반도체소자 제조방법 |
| US9966376B2 (en) | 2015-10-08 | 2018-05-08 | Samsung Electronics Co., Ltd. | Semiconductor devices and inverter having the same |
| US10185042B2 (en) | 2015-12-31 | 2019-01-22 | Lg Display Co., Ltd. | Array substrate of X-ray detector, method for manufacturing array substrate of X-ray detector, digital X-ray detector including the same, and method for manufacturing X-ray detector |
-
2000
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040011016A (ko) * | 2002-07-26 | 2004-02-05 | 동부전자 주식회사 | 알에프 반도체소자 제조방법 |
| WO2013085290A1 (ko) * | 2011-12-07 | 2013-06-13 | 주식회사 테스 | 반도체소자 제조방법 |
| US9966376B2 (en) | 2015-10-08 | 2018-05-08 | Samsung Electronics Co., Ltd. | Semiconductor devices and inverter having the same |
| US10185042B2 (en) | 2015-12-31 | 2019-01-22 | Lg Display Co., Ltd. | Array substrate of X-ray detector, method for manufacturing array substrate of X-ray detector, digital X-ray detector including the same, and method for manufacturing X-ray detector |
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| WITN | Withdrawal due to no request for examination |