KR20080026517A - 반도체장치 및 그 제조방법 - Google Patents

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치아키 쿠도
히사시 오가와
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마쯔시다덴기산교 가부시키가이샤
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Abstract

본 발명은, 코너라운딩 현상을 억제할 수 있는 게이트전극구조를 구비한 반도체장치를 제공하기 위한 것이다.
반도체장치는, 반도체기판(101)에 형성된 소자분리영역(102)과, 소자분리영역(102)으로 둘러싸인 활성영역(102a, 103b)과, 소자분리영역(102), 및 활성영역(103a, 103b) 상에 형성되며, 소자분리영역(102) 상에 활성영역(103a, 103b) 상에 비해 게이트 길이방향의 패턴 폭이 큰 제 1 영역을 갖는 제 1 게이트전극(105)을 구비한다. 제 1 게이트전극(105)에서의 제 1 영역은, 그 막 두께가 활성영역(103a, 103b) 상의 막 두께와 다른 부분을 갖는다.
코너라운딩현상, 소자분리영역, 활성영역, 게이트 길이방향, 게이트 폭방향, 게이트전극

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체장치 및 그 제조방법에 관한 것이며, 특히, 코너라운딩 현상이 억제된 게이트전극 구조를 갖는 반도체장치 및 그 제조방법에 관한 것이다.
MIS(Metal Insulator Semiconductor)구조의 트랜지스터에 있어서, 게이트전극은 미세화 일로를 달리고 있다. 한편, 게이트전극에 대한 콘택트 형성에 있어서는, 게이트전극과 콘택트홀의 조정불량에 따른 접촉면적 축소에 기인한 콘택트저항의 상승을 방지하기 위해, 게이트전극의 콘택트가 형성될 게이트 콘택트영역의 치수를 게이트전극의 활성영역 상 영역의 치수에 비해 크게 할 필요가 있다.
여기서 도 35는, 일반적인 트랜지스터 배치구성의 일부를 나타낸다.
도 35에 나타낸 바와 같이 반도체기판(11)에는, 소자분리영역(12)과 이 소자분리영역(12)으로 둘러싸인 활성영역(13)이 형성되며, 이 활성영역(13)의 상부에는 일반적으로 소스드레인영역(14)이 형성된다. 또 소자분리영역(12)과 활성영역(13)에 걸쳐지도록 게이트전극(15)이 형성되며, 게이트전극(15)의 일부는 게이트 콘택트영역(17) 및 배선영역(18)을 포함한다. 또 소스드레인영역(14) 및 게이트전 극(15)의 소정 영역에는, 층간절연막(도시생략)을 관통하여 형성된 콘택트(16)가 구성된다. 이와 같이 게이트전극(15)은, 게이트 콘택트영역(17) 및 배선영역(18)에 있어서, 활성영역(14) 상의 게이트전극(15) 선 폭에 비해 굵은 선 폭을 갖는다. 즉, 게이트전극(15)은 도 35에 나타낸 바와 같이, 직선형상이 아닌, 소자분리영역(12)의 활성영역(13) 근방영역에서 굴곡부분을 갖도록 선 폭이 변화하는 구성을 갖는다.
이하, 게이트전극(15)이 이상과 같이 선 폭이 변화하는 구성을 가짐으로써 발생하는 코너라운딩 현상과 이 현상에 기인하는 문제점에 대하여 설명한다.
일반적으로, 게이트전극을 가공할 때는, 반도체기판 상에서 레지스트라 불리는 감광재료에, 유리기판 상에 차광재료로 마스크패턴의 형상을 취한 포토마스크를 통해 가간섭광(coherent light)을 조사하고, 포토마스크를 투과한 회절광을 투영렌즈로 등배 또는 축소투영 시킴으로써 이루어진다.
그리고, 마스크패턴의 레지스트로의 전사가 투영광의 광학적 특성을 이용하기 때문에, 도 36의 (a)에 나타낸 바와 같이, 그 패턴이 굴곡되어 선 폭이 변화하는 부분 근방에서, 투영회절광의 간섭이 현저해져 광학상은 만곡된다. 즉, 게이트전극(15)의 마스크패턴에서 활성영역(13) 근방영역에 존재하는 굴곡부분 상에 있어서, 레지스트형상(20)의 사각형 성질이 저하되는, 이른바 코너라운딩 현상이 발생한다. 이 경우, 도 36의 (a)에 나타낸 바와 같이, 레지스트형상(20)의 활성영역(13)과 게이트 콘택트영역(17)의 경계 부근에 존재하는 부분의 선 폭(L2)은, 레지스트형상(20)에서 활성영역(13) 상의 다른 부분 선 폭(L1)에 비해 커진다. 마찬 가지로, 레지스트형상(20)에서 활성영역(13)과 배선영역(18) 경계 부근에 존재하는 부분의 선 폭(L4)은, 레지스트형상(20)에서 활성영역(13) 상의 다른 부분 선 폭(L3)에 비해 커진다. 따라서, 레지스트형상(20)을 이용하여 형성되는 게이트전극(15)은, 활성영역(13) 상의 게이트 콘택트영역(17) 및 배선영역(18) 근방영역에서의 선 폭(L2, L4)이, 활성영역(13) 상 게이트전극(15)의 다른 부분의 선 폭(L1, L3)보다 커지므로, 트랜지스터 특성이 열화되어 구동능력이 감소되고, 회로동작에 불량이 생긴다는 문제가 있다.
또, 도 36의 (b)에 나타낸 바와 같이, 예를 들어 게이트 콘택트영역(17)을 갖는 게이트전극(15)끼리 근접한 구조의 경우에는, 투영회절광의 간섭에 의해 광 강도의 저하가 발생하고 레지스트 해상부족이 원인이 되어, 인접하는 게이트전극(15)끼리 접촉하여 단락이 발생한다는 문제가 있다.
한편, 이들 문제를 해결하는 방법으로서, 콘택트부분 등의 굴곡부분 또는 선 폭이 다른 영역을 활성영역(13)에서 멀어지게 하는 방법이나, 인접하는 게이트 콘택트영역(17)간의 거리를 떨어트리는 방법도 있으나, 이들 방법으로는 칩 면적의 증가를 초래하는 점에서, OPC(Optical Proximity Effect Correction)법이라 불리는 마스크패턴을 보정하는 방법도 제안되었다. 즉, 마스크패턴의 전사 충실성을 향상시킬 목적으로, 광 간섭을 미리 예상한 상태에서, 간섭에 의한 전사광학상의 변이부분을 미리 마스크패턴 상에서 추가 또는 빼는 형태로 마스크패턴의 보정을 실시하는 방법이다(예를 들어 특허문헌1(일특개 2004-93705호 공보) 또는 특허문헌2(일특개 2005-114843호 공보)).
그러나, 상기 종래의 OPC법에서는, 마스크패턴이 복잡해져 계산기 처리시간의 증대를 초래하거나, 마스크패턴의 검사가 어렵다는 문제가 있다. 또한, 굴곡부분의 사각형 성질을 향상시키기 위해서는, 게이트 콘택트영역 또는 배선영역의 마스크패턴에 세리프(serif)라 불리는 추가패턴을 추가시킬 필요가 있는 한편, 게이트 콘택트영역 또는 배선영역의 분리성을 향상시키기 위해서는, 게이트 콘택트영역 또는 배선영역에 이용하는 마스크패턴을 감소시킬 필요가 있어, 이를 양립시키기가 어렵다는 문제가 있다.
상기 문제에 감안하여 본 발명은, 종래의 OPC법을 채용하는 일없이, 상기 코너라운딩 현상을 억제할 수 있는 게이트전극 구조를 구비한 반도체장치 및 그 제조방법을 제공하는 것이다.
본 발명의 한 형태에 관한 반도체장치는, 반도체기판에 형성된 소자분리영역과, 소자분리영역으로 둘러싸인 활성영역과, 소자분리영역 및 활성영역 상에 형성되며, 소자분리영역 상에, 활성영역 상에 비해 게이트 길이방향의 패턴 폭이 큰 제 1 영역을 갖는 제 1 게이트전극을 구비하고, 제 1 게이트전극의 제 1 영역은, 막 두께가 활성영역 상의 막 두께와 다른 부분을 갖는다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 제 1 게이트전극의 제 1 영역은, 게이트 콘택트영역 또는 배선영역이다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 활성영역 근방의 제 1 영역에 존재하는 굴곡부는, 평면형상이 직각형상이다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 제 1 게이트전극의 제 1 영역은, 제 1 게이트전극의 활성영역 상의 막 두께보다 얇은 막 두께 부분을 갖는다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 제 1 게이트전극의 제 1 영역은, 제 1 게이트전극의 활성영역 상의 막 두께보다 두꺼운 막 두께 부분을 갖는다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 소자분리영역 및 활성영역 상에 제 1 게이트전극과 나열 형성되며, 소자분리영역 상에 활성영역 상에 비해 게이트 길이방향의 패턴 폭이 큰 제 2 영역을 갖는 제 2 게이트전극을 구비하고, 활성영역 상의 제 1 게이트전극의 막 두께는, 활성영역 상의 제 2 게이트전극의 막 두께와 다르다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 제 1 게이트전극의 제 1 영역은, 제 1 게이트전극의 활성영역 상의 막 두께보다 얇은 막 두께 부분을 가지며, 제 2 게이트전극의 제 2 영역은, 제 2 게이트전극의 활성영역 상의 막 두께보다 두꺼운 막 두께 부분을 갖는다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 활성영역 근방의 제 2 영역에 존재하는 굴곡부는, 평면형상이 직각형상이다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 활성영역 상의 제 1 게이트전극과 활성영역 사이에 형성된 게이트절연막과, 활성영역의 제 1 게이트전극 양 측방 아래영역 형성된 제 1 소스드레인영역을 추가로 구비한다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 제 1 게이트전극 측면 상에 형성된 측벽과, 활성영역의 측벽 외측방 아래영역에 형성된 제 2 소스드레인영역을 추가로 구비한다.
본 발명의 한 형태에 관한 반도체장치 제조방법은, 반도체기판에 소자분리영역과 소자분리영역으로 둘러싸인 활성영역을 형성하는 공정(a)과, 소자분리영역 및 활성영역 상에 게이트전극 형성막을 형성하는 공정(b)과, 게이트전극 형성막 상에, 소자분리영역 및 활성영역에 걸친 직선형상의 제 1 마스크부를 형성하는 공정(c)과, 소자분리영역 상에 위치하는 게이트전극 형성막 상에, 제 2 마스크부를 형성하는 공정(d)과, 공정(c) 및 공정(d) 후에, 제 1 마스크부 및 제 2 마스크부를 이용하여 게이트전극 형성막을 에칭함으로써, 소자분리영역 상에, 활성영역 상에 비해 게이트 길이방향의 패턴 폭이 큰 제 1 영역을 갖는 제 1 게이트전극을 형성하는 공정(e)을 구비하며, 제 1 마스크부는, 제 2 마스크부와 다른 마스크구성을 갖고, 공정(e)에 있어서 제 1 마스크부와 제 2 마스크부는, 서로 일부가 겹치도록 형성된다.
본 발명의 한 형태에 관한 반도체장치 제조방법에 있어서, 공정(c)은, 게이트전극 형성막 상에 마스크막을 형성하는 공정(c1)과, 마스크막 상에, 소자분리영역 및 활성영역에 걸친 직선형상의 제 1 레지스트패턴을 형성하는 공정(c2)과, 제 1 레지스트패턴을 마스크로 이용하여 적어도 마스크막을 에칭함으로써, 패터닝된 마스크막을 갖는 제 1 마스크부를 형성하는 공정(c3)과, 공정(c3) 후에 제 1 레지 스트패턴을 제거하는 공정(c4)을 가지며, 공정(d)은, 공정(c) 후에 실시하며, 소자분리영역 상에 위치하는 게이트전극 형성막 상에, 제 1 마스크부의 적어도 일부 및 제 1 영역을 피복하는 제 2 레지스트패턴으로 이루어지는 제 2 마스크부를 형성하는 공정을 포함하고, 공정(e)에서는, 마스크막을 갖는 제 1 마스크부 및 제 2 레지스트패턴으로 이루어지는 제 2 마스크부를 마스크로 하여, 게이트전극 형성막을 에칭함으로써 제 1 게이트전극을 형성한다.
본 발명의 한 형태에 관한 반도체장치 제조방법에 있어서, 공정(c)은, 게이트전극 형성막 상에, 소자분리영역 및 활성영역에 걸친 직선형상의 제 1 레지스트패턴을 형성하는 공정(c1)과, 제 1 레지스트패턴을 마스크로 하여, 게이트전극 형성막 상부를 에칭함으로써, 게이트전극 형성막으로 이루어지는 제 1 마스크부를 형성하는 공정(c2)과, 공정(c2) 후에 제 1 레지스트패턴을 제거하는 공정(c3)을 갖고, 공정(d)은, 공정(c) 후에 실시하여, 소자분리영역 상에 위치하는 게이트전극 형성막 상에, 제 1 마스크부의 적어도 일부 및 제 1 영역을 피복하는 제 2 레지스트패턴으로 이루어지는 제 2 마스크부를 형성하는 공정을 포함하며, 공정(e)에서는, 게이트전극 형성막으로 이루어지는 제 1 마스크부 및 제 2 레지스트패턴으로 이루어지는 제 2 마스크부를 마스크로 하여, 게이트전극 형성막을 에칭함으로써 제 1 게이트전극을 형성한다.
본 발명의 한 형태에 관한 반도체장치 제조방법에 있어서, 공정(d)은, 게이트전극 형성막 상에, 마스크막을 형성하는 공정(d1)과, 소자분리영역 상에 위치하는 마스크막 상에, 제 1 영역을 피복하는 제 1 레지스트패턴을 형성하는 공정(d2) 과, 제 1 레지스트패턴을 마스크로 이용하여, 적어도 마스크막을 에칭함으로써, 패터닝된 마스크막을 갖는 제 2 마스크부를 형성하는 공정(d3)과, 공정(d3) 후에 제 1 레지스트패턴을 제거하는 공정(d4)을 가지며, 공정(c)은, 공정(d) 후에 실시하여, 게이트전극 형성막 상에, 제 2 마스크부의 일부를 피복하며, 또 소자분리영역 및 활성영역에 걸친 직선형상의 제 2 레지스트패턴으로 이루어지는 제 1 마스크부를 형성하는 공정을 포함하고, 공정(e)에서는, 제 2 레지스트패턴으로 이루어지는 제 1 마스크부 및 마스크막을 갖는 제 2 마스크부를 마스크로 하여, 게이트전극 형성막을 에칭함으로써 제 1 게이트전극을 형성한다.
본 발명의 한 형태에 관한 반도체장치 제조방법에 있어서, 공정(d)은, 소자분리영역 상에 위치하는 게이트전극 형성막 상에, 제 1 영역을 피복하는 제 1 레지스트패턴을 형성하는 공정(d1)과, 제 1 레지스트패턴을 마스크로 이용하여, 적어도 게이트전극 형성막의 상부를 에칭함으로써, 게이트전극 형성막으로 이루어지는 제 2 마스크부를 형성하는 공정(d2)과, 공정(d2) 후에 제 1 레지스트패턴을 제거하는 공정(d3)을 가지며, 공정(c)은, 공정(d) 후에 실시하여, 게이트전극 형성막 상에, 제 2 마스크부의 일부를 피복하며, 또 소자분리영역 및 활성영역에 걸친 직선형상의 제 2 레지스트패턴으로 이루어지는 제 1 마스크부를 형성하는 공정을 포함하고, 공정(e)에서는, 제 2 레지스트패턴으로 이루어지는 제 1 마스크부 및 게이트전극 형성막으로 이루어지는 제 2 마스크부를 마스크로 하여, 게이트전극 형성막을 에칭함으로써 제 1 게이트전극을 형성한다.
본 발명의 한 형태에 관한 반도체장치 제조방법에 있어서, 공정(c)은, 제 1 마스크부를 형성함과 더불어, 소자분리영역 상에 위치하는 게이트전극 형성막 상에 제 3 마스크부를 형성하는 공정을 포함하며, 공정(d)은, 제 2 마스크부를 형성함과 더불어, 게이트전극 형성막 상에, 소자분리영역 및 활성영역에 걸친 직선형상의 제 4 마스크부를 형성하는 공정을 포함하고, 공정(e)은, 제 1 게이트전극을 형성함과 더불어, 제 3 마스크부 및 제 4 마스크부를 이용하여 게이트전극 형성막을 에칭함으로써, 소자분리영역 상에, 활성영역에 비해 게이트 길이방향의 패턴 폭이 큰 제 2 영역을 갖는 제 2 게이트전극을 형성하는 공정을 포함하며, 제 3 마스크부는 제 4 마스크부와 다른 마스크 구성을 갖고, 공정(e)에 있어서 제 3 마스크부와 제 4 마스크부는, 서로 일부가 겹치도록 형성된다.
본 발명의 한 형태에 관한 반도체장치 제조방법에 있어서, 공정(c)은, 게이트전극 형성막 상에 제 1 마스크막 및 제 2 마스크막을 순차 형성하는 공정(c1)과, 제 2 마스크막 상에, 소자분리영역 및 활성영역에 걸친 직선형상의 제 1 레지스트패턴을 형성하는 공정(c2)과, 제 1 레지스트패턴을 마스크로 이용하여 적어도 제 2 마스크막을 에칭함으로써, 패터닝된 제 2 마스크막을 갖는 제 1 마스크부를 형성하는 공정(c3)과, 공정(c3) 후에 제 1 레지스트패턴을 제거하는 공정(c4)을 가지며, 공정(d)은, 공정(c) 후에 실시하며, 소자분리영역 상에 위치하는 제 1 마스크막 상에, 제 1 마스크부의 적어도 일부 및 제 1 영역을 피복하는 제 2 레지스트패턴을 형성하는 공정(d1)과, 제 2 레지스트패턴 및 제 1 마스크부의 제 2 마스크막을 마스크로 하여, 제 1 마스크막을 에칭함으로써, 패터닝된 제 1 마스크막으로 이루어지는 제 2 마스크부를 형성하는 공정(d2)과, 공정(d2) 후에 제 2 레지스트패턴을 제거하는 공정(d3)을 갖고, 공정(e)에서는, 제 2 마스크막을 갖는 제 1 마스크부 및 제 1 마스크막으로 이루어지는 제 2 마스크부를 마스크로 하여, 게이트전극 형성막을 에칭함으로써 제 1 게이트전극을 형성한다.
본 발명의 한 형태에 관한 반도체장치 제조방법에 있어서, 공정(d)은, 게이트전극 형성막 상에 제 1 마스크막 및 제 2 마스크막을 순차 형성하는 공정(d1)과, 소자분리영역 상에 위치하는 제 2 마스크막 상에, 제 1 영역을 피복하는 제 1 레지스트패턴을 형성하는 공정(d2)과, 제 1 레지스트패턴을 마스크로 이용하여, 적어도 제 2 마스크막을 에칭함으로써, 패터닝된 제 2 마스크막을 갖는 제 2 마스크부를 형성하는 공정(d3)과, 공정(d3) 후에 제 1 레지스트패턴을 제거하는 공정(d4)을 가지며, 공정(c)은 공정(d) 후에 실시하여, 제 1 마스크막 상에, 제 2 마스크부의 일부를 피복하며, 또 소자분리영역 및 활성영역에 걸친 직선형상의 제 2 레지스트패턴을 형성하는 공정(c1)과, 제 2 레지스트패턴 및 제 2 마스크부의 제 2 마스크막을 마스크로 하여, 제 1 마스크막을 에칭함으로써, 패터닝된 제 1 마스크막으로 이루어지는 제 1 마스크부를 형성하는 공정(c2)과, 공정(c2) 후에 제 2 레지스트패턴을 제거하는 공정(c3)을 갖고, 공정(e)에서는, 제 1 마스크막으로 이루어지는 제 1 마스크부 및 제 2 마스크막을 갖는 제 2 마스크부를 마스크로 하여, 게이트전극 형성막을 에칭함으로써 제 1 게이트전극을 형성한다.
이상과 같이, 본 발명의 일측면에 관한 반도체장치 및 제 1 내지 제 4 형태에 관한 반도체장치 제조방법에 따르면, 마스크패턴의 선 폭이 변화함에 기인하는 코너라운딩 현상을 억제할 수 있어, 콘택트저항 및 배선저항의 상승을 억제한 반도 체장치를 실현할 수 있다.
본 발명에 관한 반도체장치 및 그 제조방법에 의하면, 게이트전극의 배치패턴으로서, 활성영역 상 및 소자분리영역 상에서, 직선형상의 배치가 가능하므로, 게이트전극을 패터닝하기 위한 레지스트패턴에서의 코너라운딩 현상을 억제할 수 있다. 따라서, 활성영역과 게이트 콘택트영역 또는 배선영역을 근접시킬 수 있다.
또, 본 발명에 관한 반도체장치 및 그 제조방법은, 굴곡부분을 갖는 게이트전극을 구비한 전계효과 트랜지스터를 포함하는 반도체장치 및 그 제조방법 등에 유용하다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
[실시예]
[제 1 실시예]
이하, 본 발명의 제 1 실시예에 관한 반도체장치에 대하여 설명한다.
도 1의 (a)∼(c)는, 본 발명의 제 1 실시예에 관한 반도체장치의 구조를 나타내며, (a)는 평면도, (b)는 (a)의 Ib-Ib선에 대응하는 단면도, (c)는 (a)의 Ic-Ic선에 대응하는 단면도를 나타낸다. 그리고 본 실시예에서, 활성영역(103a)에는 n형 MIS트랜지스터를 형성하고, 활성영역(103b)에는 p형 MIS트랜지스터를 형성하는 구성에 대하여 설명한다.
우선, 도 1의 (a)에 나타낸 바와 같이, 예를 들어 실리콘으로 된 반도체기판(101)에는, 소자분리영역(102)과, 이 소자분리영역(102)으로 둘러싸이며, p웰(도시 생략)을 갖는 활성영역(103a) 및 n웰(도시 생략)을 갖는 활성영역(103b)이 형성되고, 이 활성영역(103a)의 상부에는 n형 소스드레인영역(104a)이 형성되며, 활성영역(103b)의 상부에는 p형 소스드레인영역(104b)이 형성된다. 또, 반도체기판(101) 상에는, 소자분리영역(102)을 개재하고 활성영역(103a)과 활성영역(103b)을 게이트 폭방향으로 걸쳐지도록, 예를 들어 폴리실리콘, 또는 금속실리사이드와 폴리실리콘 적층막, 또는 실리사이드막, 또는 금속 등의 재료로 이루어지는 게이트전극(105)이 형성된다. 게이트전극(105)의 일부는, 인출부가 될 게이트 콘택트영역(105a) 및 배선영역(105b)을 포함한다. 또 게이트전극(105) 측면에는, 예를 들어 실리콘질화막으로 이루어지는 측벽(107)이 연속적으로 형성된다. 여기서, n형 소스드레인영역(104a)은, 활성영역(103a)의 게이트전극(105) 양측방 아래영역에 형성된, 접합깊이가 비교적 얕은 n형 소스드레인확산층(n형 확산(extension)영역 또는 n형 LDD영역)과 활성영역(103a)의 측벽(107) 외측방 아래영역에 형성된, 접합깊이가 비교적 깊은 n형 소스드레인확산층으로 구성된다. 또 p형 소스드레인영역(104b)은, 활성영역(103b)의 게이트전극(105) 양측방 아래영역에 형성된, 접합깊이가 비교적 얕은 p형 소스드레인확산층(p형 확산영역 또는 p형 LDD영역)과 활성영역(103b)의 측벽(107) 외측방 아래영역에 형성된, 접합깊이가 비교적 깊은 p형 소스드레인확산층으로 구성된다. 그리고, 측벽(107)은, 예를 들어 실리콘산화막과 실리콘질화막의 적층막으로 이루어지는 경우라도 된다.
또, 도 1의 (b)에 나타낸 바와 같이, 반도체기판(101)에 형성된 활성영역(103a) 상에는, 예를 들어 SiON으로 이루어지는 게이트절연막(106)을 개재하고 게이트전극(105)이 형성되며, 이 게이트전극(105) 측면에는 측벽(107)이 형성된다. 또, 활성영역(103a) 상부에는, 접합깊이가 비교적 얕은 n형 소스드레인확산층 및 접합깊이가 비교적 깊은 n형 소스드레인확산층으로 이루어지는 n형 소스드레인영역(104a)이 형성된다. 여기서는, 활성영역(103b)에서의 단면구성은 개시하지 않으나, 도 1의 (b)에 나타낸 바와 같이, 게이트절연막(106), 게이트전극(105), 접합깊이가 비교적 얕은 p형 소스드레인확산층 및 접합깊이가 비교적 깊은 p형 소스드레인확산층으로 이루어지는 p형 소스드레인영역(104b)이 형성된다.
또, 도 1의 (c)에 나타낸 바와 같이, 반도체기판(101) 상에는 소자분리영역(102)이 형성된다. 소자분리영역(102) 상에는, 측면에 측벽(107)을 가지며, 게이트 콘택트영역(105a) 및 배선영역(105b)을 포함하는 게이트전극(105)이 형성된다.
여기서, 제 1 실시예에서의 게이트전극(105)은, 도 1의 (c)에 나타낸 바와 같이, 소자분리영역(102) 상에서 단차부(a)를 가지며, 즉, 게이트 콘택트영역(105a) 및 배선영역(105b)에 있어서 활성영역(103a, 103b) 상의 막 두께보다 작은 막 두께 부분을 갖는다.
이와 같은 게이트전극(105) 구조를 구비함으로써, 코너라운딩 현상의 억제가 가능하다. 이로써, 트랜지스터 특성의 변동을 방지하면서 게이트 콘택트영역(105a) 또는 배선영역(105b)을 활성영역(103a, 103b)에 가깝게 할 수 있음과 더 불어, 게이트 콘택트영역의 치수를 크게 함에 수반되는 게이트전극 단락을 억제하면서 인접하는 게이트전극을 접근시킬 수 있어 고집적화가 가능해진다.
이하, 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법에 대하여 설명한다.
도 2의 (a) 및 (b), 도 3의 (a)∼(c), 도 4의 (a)∼(c), 도 5, 그리고 도 6의 (a)∼(c)는, 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법을 설명하기 위한 도이다. 또, 도 2의 (a), 도 2의 (b), 도 3의 (a), 도 4의 (a), 도 5 및 도 6의 (a)는 평면도이며, 도 3의 (b), 도 3의 (c), 도 4의 (b), 도 4의 (c), 도 6의 (b) 및 도 6의 (c)는 단면도이다.
우선, 도 2의 (a)에 나타낸 바와 같이, 예를 들어 실리콘으로 이루어지는 반도체기판(101) 상에, 예를 들어 STI(Shallow Trench Isolation)법 등으로 소자분리영역(102)을 선택적으로 형성한다. 이어서 이온주입법으로, 반도체기판(101)에 예를 들어 p웰(도시 생략) 및 n웰(도시 생략)을 형성한다. 이로써, 소자분리영역(102)으로 둘러싸인, p웰을 갖는 활성영역(103a) 및 n웰을 갖는 활성영역(103b)이 형성된다.
다음으로, 도 2의 (b)에 나타낸 바와 같이, 활성영역(103a, 103b) 상에 예를 들어 SiON으로 이루어지는 게이트절연막 형성막(도시 생략)을 형성한 후에, 소자분리영역(102) 및 게이트절연막 형성막 상에, 예를 들어 폴리실리콘으로 이루어지는 막 두께 150nm의 게이트전극 형성막(105A) 및 예를 들어 산화막으로 이루어지는 막 두께 50nm의 마스크막(108)을 아래부터 차례로 CVD(Chemical Vapor Deposition)법 등으로 퇴적시킨다. 일반적으로 게이트전극 형성막(105A)인 폴리실리콘에는 불순물을 주입하고, 이를 활성화시키기 위한 열처리가 가해지나 여기서는 생략한다. 또, 마스크막(108)으로는, 산화막 외에, 질화막, 유기막 등, 게이트전극 형성막(105A)을 에칭할 때 선택비를 갖는 재료를 이용하면 된다.
다음으로, 도 3의 (a)에 나타낸 바와 같이, 포토리소그래피법을 이용하여, 활성영역(103a, 103b) 및 소자분리영역(102)(활성영역(103a)과 활성영역(103b) 사이에 위치하는 소자분리영역)에 걸쳐지는 레지스트패턴(109)을 형성한 후에, 이 레지스트패턴(109)을 마스크로 이용하여 마스크막(108)을 에칭한다. 이 에칭 시, 도 3의 (b)((a)의 IIIb-IIIb선에 대응하는 단면도), 및 도 3의 (c)((a)의 IIIc-IIIc선에 대응하는 단면도)에 나타낸 바와 같이, 게이트전극 형성막(105A)의 표면도 약간 에칭되어 단차부(a)가 형성된다. 또, 여기서, 레지스트패턴(109)을 형성하는 패턴레이아웃은, 직선형상으로 하는 것이 바람직하다. 직선형상으로 함으로써, 코너라운딩 현상이 발생하기 어려워진다. 물론, 코너라운딩 현상이 활성영역에 영향을 주지 않을 정도의 치수변화라면, 반드시 직선형상일 필요는 없다. 또한, 마스크막(108)의 에칭조건을 최적화함으로써, 게이트전극 형성막(105A) 표면에서의 단차부(a)는 반드시 형성할 필요는 없다.
다음에, 도 4의 (a)에 나타낸 바와 같이, 레지스트패턴(109)을 제거한 후, 적어도 소자분리영역(102) 상에 위치하는 게이트전극 형성막(105A)의 일부 위에, 후술하는 게이트 콘택트형성영역(105a) 및 배선영역(105b)을 형성하기 위한 레지스트패턴(110)을 형성한다. 이때, 레지스트패턴(110)은, 마스크막(108) 상의 일부와 겹쳐지도록 형성하여, 레지스트패턴(110)과 마스크막(108)에 의해 원하는 게이트전극 패턴형상을 구성하도록 한다. 즉, 도 4의 (a) 및 도 4의 (b)((a)의 IVb-IVb선에 대응하는 단면도)에 나타낸 활성영역(103a, 103b) 상에 레지스트패턴(110)은 형성되지 않으며, 도 4의 (a) 및 도 4의 (c)((a)의 IVc-IVc선에 대응하는 단면도)에 나타낸 소자분리영역(102) 상에는, 단차부(a)를 포함하는 게이트전극 형성막(105A) 및 마스크막(108) 상에 레지스트패턴(110)을 형성한다. 이와 같이, 레지스트패턴(110)은, 활성영역(103a, 103b) 상의 게이트전극(105)이 형성되는 영역과는 상관없이 패턴형성이 가능하므로, 서로 대향하는 활성영역(103a, 103b)의 단부와 레지스트패턴(110) 단부와의 거리(S1)는 0 이상이면 되며, 실제로는, 활성영역(103a, 103b) 그리고 레지스트패턴(110)의 치수편차 및 중복편차의 제곱평균값까지 그 거리를 가깝게 할 수 있다. 또, 레지스트패턴(110)끼리의 거리(S2)는 당해 레지스트패턴(110)을 형성하는 포토리소그래피공정의 해상한계까지 작게 할 수 있다.
또, 도 4의 (a) 및 (c)에서는, 배선영역(105b)이 될 영역 상에 형성되는 레지스트패턴(110)으로서, 마스크막(108)의 일부를 노출시키도록 패턴화된 도를 나타내나, 예를 들어 도 5에 나타낸 바와 같이, 배선영역(105b)이 될 영역 상에 형성되는 레지스트패턴(110a)으로서, 마스크막(108)을 완전히 초과하여 피복하도록 패터닝해도 된다.
다음으로, 게이트전극 형성막(105A) 단차부(a) 상의 마스크막(108) 및 레지스트패턴(110) 각각을 마스크(마스크부)로 이용하여, 게이트전극 형성막(105A)을 에칭한 후, 레지스트패턴(110)을 제거한다. 이로써 도 6의 (a)에 나타낸 바와 같 이, 게이트 콘택트영역(105a)이 일체로 형성된 게이트전극(105), 및 배선영역(105b)이 일체로 형성된 게이트전극(105)이 형성된다. 즉, 도 6의 (a) 및 도 6의 (b)((a)의 VIb-VIb선에 대응하는 단면도)에 나타낸 활성영역(103a) 및 활성영역(103b) 상에는, 게이트절연막(106)을 개재하고 상부에 마스크막(108)을 갖는 게이트전극(105)이 형성되며, 도 6의 (a) 및 도 6의 (c)((a)의 VIc-VIc선에 대응하는 단면도)에 나타낸 소자분리영역(102) 상에는, 상부에 마스크막(108)을 갖는 단차부(a)를 구비한 게이트전극(105)에서의 게이트 콘택트영역(105a) 및 배선영역(105b)이 형성된다.
여기서는, 마스크막(108)을 마스크로 이용하나, 일반적으로 마스크막(108)으로서 산화막 또는 질화막을 이용함으로써, 유기재료인 포토레지스트를 마스크로 한 경우에 비해, 에칭 시 레지스트재료에서 발생하는 불순물 생성을 억제할 수 있으므로 치수 제어성이 향상된다.
다음에, 주지의 방법에 의해 마스크막(108)을 제거한 후, 게이트전극(105)(게이트 콘택트영역(105a) 및 배선영역(105b)을 포함) 측면 상에 측벽(107)을 형성, n형 소스드레인영역(104a) 및 p형 소스드레인영역(104b)을 형성함으로써, 전술한 도 1의 (a)∼(c)에 나타낸 반도체장치를 얻을 수 있다. 그 후는 통상, 층간절연막, 및 게이트 콘택트영역(105a) 등으로의 콘택트(도시 생략)를 형성한다. 예를 들어, 상기 게이트전극(105) 형성 후에, 활성영역(103a)에 게이트전극(105)을 마스크로 하여 n형 불순물이온을 이온 주입함으로써, 활성영역(103a)의 게이트전극(105) 양측방 아래영역에 접합깊이가 비교적 얕은 n형 소스드레인확산층(n형 확 산영역 또는 n형 LDD영역)을 형성한다. 또, 활성영역(103b)에 게이트전극(105)을 마스크로 하여 p형 불순물이온을 이온 주입함으로써, 활성영역(103b)의 게이트전극(105) 양측방 아래영역에 접합깊이가 비교적 얕은 p형 소스드레인확산층(p형 확산영역 또는 p형 LDD영역)을 형성한다.
이어서, 반도체기판(101) 전면에 걸쳐 CVD법 등으로 실리콘질화막을 퇴적시킨 후에 이방성에칭을 실시하여, 게이트전극(105)의 양측면에 측벽(107)을 형성한다. 그리고 측벽(107)은, 예를 들어 실리콘산화막과 실리콘질화막의 퇴적막으로 이루어지는 경우라도 된다. 계속해서, 측벽(107)을 마스크로 하여, 활성영역(103a)에는 n형 불순물이온의 이온주입을 실시하고, 활성영역(103b)에는 p형 불순물이온을 이온 주입한다. 그 후, 반도체기판(101)에 열처리를 가함으로써, 활성영역(103a)에서의 측벽(107) 외측방 아래영역에 접합깊이가 비교적 깊은 n형 소스드레인확산층을 형성함과 더불어, 활성영역(103b)의 측벽(107) 외측방 아래영역에 접합깊이가 비교적 깊은 p형 소스드레인 확산층을 형성한다. 이와 같이 활성영역(103a)에는, 접합깊이가 비교적 얕은 n형 소스드레인확산층 및 접합깊이가 비교적 깊은 n형 소스드레인확산층으로 이루어지는 n형 소스드레인영역(104a)이 형성되며, 활성영역(103b)에는, 접합깊이가 비교적 얕은 p형 소스드레인확산층 및 접합깊이가 비교적 깊은 p형 소스드레인확산층으로 이루어지는 p형 소스드레인영역(104b)이 형성된다. 이어서 반도체기판(101) 전면에, CVD법 등을 이용하여 예를 들어 실리콘산화막으로 이루어지는 층간절연막을 형성한 후, 예를 들어 드라이에칭으로 형성한 콘택트홀 내에 텅스텐을 CMP(Chemical Mechanical Polishing)법 등으로 매입 시켜 콘택트플러그를 형성한다. 그 후, 메탈배선의 형성 등을 실시한다. 그리고, n형 소스드레인영역(104a), p형 소스드레인영역(104b) 및 게이트전극(105) 표면을 실리사이드화하는 공정, 또는 게이트전극(105) 전체를 실리사이드화하는 공정을 포함시켜도 된다.
또한, 마스크막(108)의 제거는, 측벽(107) 형성 시의 오버에칭으로 실시하는 경우도 있으며, 이 경우에는 마스크막(108)이 형성되지 않은 영역, 본 실시예에서 말하자면 배선영역(105b) 등의 게이트전극(105) 막 두께가 감소하므로 소자 특성이 변동하는 경우가 있다. 그러나, 본 실시예에서는 활성영역(103a, 103b) 상의 게이트전극(105) 막 두께는 변화하지 않으므로, 안정된 트랜지스터 특성을 얻을 수 있다. 한편, 게이트 콘택트형성영역(105a) 또는 배선영역(105b)의 막 두께는, 얇아지거나 편차가 늘기는 하나 접촉저항 또는 배선저항에 미치는 영향은 작다.
-제 1 실시예의 변형예-
이하, 본 발명의 제 1 실시예에 관한 반도체장치 제조방법의 변형예에 대하여 설명한다. 당해 변형예는, 전술한 제 1 실시예에 관한 반도체장치 제조방법에서의 마스크막을 이용하지 않는 점에 주로 특징을 갖는다.
도 7의 (a) 및 (b), 도 8의 (a)∼(c), 도 9의 (a)∼(c), 도 10의 (a)∼(c), 및 도 11의 (a)∼(c)는, 본 발명의 제 1 실시예에 관한 반도체장치 제조방법의 변형예를 설명하기 위한 도이다. 그리고, 본 변형예에서, 활성영역(103a)에는 n형 MIS트랜지스터를 형성하고, 활성영역(103b)에는 p형 MIS트랜지스터를 형성하는 구성에 대하여 설명한다.
우선, 도 7의 (a)에 나타낸 바와 같이, 예를 들어 실리콘으로 이루어지는 반도체기판(101) 상에, 예를 들어 STI 등으로 소자분리영역(102)을 선택적으로 형성한다. 이어서, 이온주입법으로, 반도체기판(101)에 예를 들어 p웰(도시 생략) 및 n웰(도시 생략)을 형성한다. 이로써, 소자분리영역(102)으로 둘러싸인, p웰을 갖는 활성영역(103a) 및 n웰을 갖는 활성영역(103b)이 형성된다.
다음으로, 도 7의 (b)에 나타낸 바와 같이, 활성영역(103a, 103b) 상에 예를 들어 SiON으로 이루어지는 게이트절연막 형성막(도시 생략)을 형성한 후에, 소자분리영역(102) 및 게이트절연막 형성막 상에, 예를 들어 폴리실리콘으로 이루어지는 막 두께(Tint)(도 8의 (b) 및 (c) 참조, 예를 들어 150nm)의 게이트전극 형성막(105A)을 예를 들어 CVD법 등으로 퇴적시킨다. 여기서, 일반적으로 게이트전극 형성막(105A)인 폴리실리콘에는 불순물을 주입하고, 이를 활성화하기 위한 열처리가 가해지나 여기서는 생략한다.
다음에, 도 8의 (a)에 나타낸 바와 같이, 포토리소그래피법을 이용하여, 게이트전극 형성막(105A) 상에, 활성영역(103a), 활성영역(103b) 및 소자분리영역(102)(활성영역(103a)과 활성영역(103b) 사이에 위치하는 소자분리영역)에 걸쳐지는 레지스트패턴(109)을 형성한 후에, 이 레지스트패턴(109)을 마스크로 하여, 필요한 막 두께(Tlast) 이상의 막 두께로서 막 두께(Tetch)(>Tlast) 양(예를 들어 100nm)의 게이트전극 형성막(105A)을 에칭한다. 즉, 이 에칭으로, 도 8의 (b)((a)의 VIIIb-VIIIb선에 대응하는 단면도) 및 도 8의 (c)((a)의 VIIIc-VIIIc선에 대응하는 단면도)에 나타낸 바와 같이, 게이트전극 형성막(105A) 표면에는, 막 두 께(Tetch) 양의 단차를 갖는 단차부(105c)가 형성된다. 여기서, 레지스트패턴(109)을 형성하는 패턴레이아웃은 직선형상으로 하는 것이 바람직하다. 직선형상으로 함으로써, 코너라운딩 현상이 발생하지 않게 된다. 물론, 코너라운딩 현상이 활성영역에 영향을 주지 않을 정도의 치수변화라면, 반드시 직선형상일 필요는 없다.
다음, 도 9의 (a)에 나타낸 바와 같이, 레지스트패턴(109)을 제거한 후, 적어도 소자분리영역(102) 상에 위치하는 게이트전극 형성막(105A)의 일부 위에, 후술하는 게이트콘택트 형성영역(105a) 및 배선영역(105b)을 형성하기 위한 레지스트패턴(110)을 형성한다. 이때, 레지스트패턴(110)은, 게이트전극 형성막(105A)에서의 단차부(105c)영역 상의 일부와 겹치도록 형성하여, 레지스트패턴(110)과 단차부(105c)영역에 의해, 원하는 게이트전극 패턴형상을 구성하도록 한다. 즉, 도 9의 (a) 및 도 9의 (b)((a)의 IXb-IXb선에 대응하는 단면도)에 나타낸 활성영역(103a, 103b) 상에 레지스트패턴(110)은 형성되지 않으며, 도 9의 (a) 및 도 9의 (c)((a)의 IXc-IXc선에 대응하는 단면도)에 나타낸 소자분리영역(102) 상에는 단차부(105c)를 포함하는 게이트전극 형성막(105A) 상에 레지스트패턴(110)을 형성한다. 이와 같이, 레지스트패턴(110)은, 활성영역(103a, 103b) 상의 게이트전극(105)이 형성되는 영역과는 상관없이 패턴형성이 가능하므로, 서로 대향하는 활성영역(103a, 103b)의 단부와 레지스트패턴(110) 단부의 거리(S1)는 0 이상이면 되며, 실제로는, 활성영역(103a, 103b) 그리고 레지스트패턴(110)의 치수편차 및 중복편차의 제곱평균값까지 그 거리를 가깝게 할 수 있다. 또 레지스트패턴(110)간 의 거리(S2)는 당해 레지스트패턴(110)을 형성하는 포토리소그래피 공정의 해상한계까지 작게 할 수 있다.
그리고, 도 9의 (a) 및 (c)에서는, 배선영역(105b) 상에 형성되는 레지스트패턴(110)으로서, 단차부(105c) 일부를 노출시키도록 패터닝되는데, 도시하지는 않으나, 단차부(105c)영역에 맞추어 피복하도록 패터닝해도 된다.
다음으로, 레지스트패턴(110)을 마스크로 이용하여, 막 두께(Trem)(=Tint-Tetch) 양(예를 들어 50nm)의 게이트전극 형성막(105A)을 에칭한 후, 레지스트패턴(110)을 제거한다. 이로써, 도 10의 (a)에 나타낸 바와 같이, 게이트콘택트영역(105a)이 일체로 형성된 게이트전극(105), 및 배선영역(105b)이 일체로 형성된 게이트전극(105)이 형성된다. 즉, 도 10의 (a) 및 도 10의 (b)((a)의 Xb-Xb선에 대응하는 단면도)에 나타낸 활성영역(103a, 103b) 상에는, 게이트절연막(106)을 개재하고 게이트전극(105)이 형성되며, 도 10의 (a) 및 도 10의 (c)((a)의 Xc-Xc선에 대응하는 단면도)에 나타낸 소자분리영역(102) 상에는, 단차부(105a)를 구비한 게이트전극(105)에서의 게이트 콘택트영역(105a) 및 배선영역(105b)이 형성된다. 또, 도 10의 (b) 및 (c)에서는, 단차부(105c)에 맞추어 피복하도록 패터닝된 레지스트패턴(110)을 이용한 경우에 대하여 도시했으나, 도 9의 (c)에 나타낸 바와 같이, 단차부(105c) 일부를 피복하는 레지스트패턴(110)을 이용한 경우에는, 단차부(105c)에서의 노출부분도 마스크(마스크부)로서 기능하나, 당해 노출부분에는, 막 두께(Tint) 중 막 두께(Trem)만큼이 제거되어 막 두께(Tetch) 양이 잔존하게 된다.
다음에, 전술한 설명과 마찬가지로, 주지의 방법으로, 측벽(107) 및 n형 소스드레인영역(104a), p형 소스드레인영역(104b)을 형성함으로써, 도 11의 (a)∼(c)에 나타낸 구조를 갖는 반도체장치를 얻을 수 있다.
[제 2 실시예]
이하, 본 발명의 제 2 실시예에 관한 반도체장치에 대하여 설명한다.
도 12의 (a) 및 (b)는, 본 발명의 제 2 실시예에 관한 반도체장치의 구조를 나타낸 도이며, (a)는 평면도, (b)는 (a)의 XIIb-XIIb선 단면도이다. 그리고 본 실시예에서, 활성영역(103a)에는 n형 MIS트랜지스터를 형성하고, 활성영역(103b)에는 p형 MIS트랜지스터를 형성하는 구성에 대하여 설명한다.
우선, 도 12의 (a)에 나타낸 바와 같이, 예를 들어 실리콘으로 이루어지는 반도체기판(101)에는, 소자분리영역(102)과, 이 소자분리영역(102)으로 둘러싸이며, p웰(도시 생략)을 갖는 활성영역(103a) 및 n웰(도시 생략)을 갖는 활성영역(103b)이 형성되고, 이 활성영역(103a)의 상부에는 n형 소스드레인영역(104a)이 형성되며, 활성영역(103b)의 상부에는 p형 소스드레인영역(104b)이 형성된다. 또, 반도체기판(101) 상에는, 소자분리영역(102)을 개재하고 활성영역(103a)과 활성영역(103b)을 게이트 폭 방향으로 걸쳐지도록, 예를 들어 폴리실리콘, 또는 금속실리사이드와 폴리실리콘 적층막, 또는 실리사이드막, 또는 금속 등의 재료로 이루어지는 게이트전극(105)이 형성된다. 게이트전극(105)의 일부는, 인출부가 될 게이트 콘택트영역(105a) 및 배선영역(105b)을 포함한다. 또 게이트전극(105) 측면에는, 예를 들어 실리콘질화막으로 이루어지는 측벽(107)이 연속적으로 형성된다. 여기 서, n형 소스드레인영역(104a)은, 활성영역(103a)의 게이트전극(105) 양측방 아래영역에 형성된, 접합깊이가 비교적 얕은 n형 소스드레인확산층(n형 확산영역 또는 n형 LDD영역)과 활성영역(103a)의 측벽(107) 외측방 아래영역에 형성된, 접합깊이가 비교적 깊은 n형 소스드레인확산층으로 구성된다. 또 p형 소스드레인영역(104b)은, 활성영역(103b)의 게이트전극(105) 양측방 아래영역에 형성된, 접합깊이가 비교적 얕은 p형 소스드레인확산층(p형 확산영역 또는 p형 LDD영역)과 활성영역(103b)의 측벽(107) 외측방 아래영역에 형성된, 접합깊이가 비교적 깊은 p형 소스드레인확산층으로 구성된다. 그리고, 측벽(107)은, 예를 들어 실리콘산화막과 실리콘질화막의 적층막으로 이루어지는 경우라도 된다.
또, 도 12의 (b)에 나타낸 단면에서, 반도체기판(101) 상에는, 소자분리영역(102)을 개재하고 활성영역(103a)과 활성영역(103b)을 게이트 폭 방향으로 걸쳐지도록 게이트전극(105)이 형성되며, 활성영역(103a, 103b) 상에서는 게이트전극(105) 하부에 예를 들어 SiON으로 이루어지는 게이트절연막(106)이 개재된다.
여기서, 제 2 실시예의 게이트전극(105)은, 도 12의 (b)에 나타낸 바와 같이 소자분리영역(102) 상에서 단차부(b)를 가지며, 즉, 게이트 콘택트영역(105a)에서, 활성영역(103a, 103b) 상의 막 두께보다 큰 막 두께를 갖는다. 또, 마찬가지로 게이트전극(105)은, 도시하지 않으나 배선영역(105b)에서 활성영역(103a, 103b) 상의 막 두께보다 큰 막 두께를 갖는다.
이와 같은 게이트전극(105) 구조를 구비함으로써, 코너라운딩 현상의 억제가 가능하다. 이로써, 트랜지스터 특성의 변동을 방지하면서 게이트 콘택트영 역(105a) 또는 배선영역(105b)을 활성영역(103a, 103b)에 가깝게 할 수 있음과 더불어, 게이트 콘택트영역의 치수를 크게 함에 수반하는 게이트전극 단락을 억제하면서 인접하는 게이트전극을 접근시킬 수 있어 고집적화가 가능해진다.
이하, 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법에 대하여 설명한다.
도 13의 (a) 및 (b), 도 14의 (a) 및 (b), 그리고 도 15의 (a) 및 (b)는, 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법을 설명하기 위한 도이다. 당해 제 2 실시예에 관한 반도체장치의 제조방법은, 전술한 제 1 실시예에 관한 반도체장치의 제조방법과 비교하여, 레지스트패턴(109)을 이용하는 공정과 레지스트패턴(110)을 이용하는 공정순서가 바뀐 점을 주된 특징으로 한다.
우선, 도 13의 (a)에 나타낸 바와 같이, 예를 들어 실리콘으로 이루어지는 반도체기판(101) 상에, 예를 들어 STI법 등으로 소자분리영역(102)을 선택적으로 형성한다. 이어서 이온주입법으로, 반도체기판(101)에 예를 들어 p웰(도시 생략) 및 n웰(도시 생략)을 형성한다. 이로써, 소자분리영역(102)으로 둘러싸인, p웰을 갖는 활성영역(103a) 및 n웰을 갖는 활성영역(103b)이 형성된다.
다음으로, 도 13의 (b)에 나타낸 바와 같이, 활성영역(103a, 103b) 상에 예를 들어 SiON으로 이루어지는 게이트절연막 형성막(도시 생략)을 형성한 후에, 소자분리영역(102) 및 게이트절연막 형성막 상에, 예를 들어 폴리실리콘으로 이루어지는 막 두께 150nm의 게이트전극 형성막(105A) 및 예를 들어 산화막으로 이루어지는 막 두께 50nm의 마스크막(108)을 아래부터 차례로 CVD법 등으로 퇴적시킨다. 일반적으로 게이트전극 형성막(105A)인 폴리실리콘에는 불순물을 주입하고, 이를 활성화시키기 위한 열처리가 가해지나 여기서는 생략한다. 또, 마스크막(108)으로는, 산화막 외에, 질화막, 유기막 등, 게이트전극 형성막(105A)을 에칭할 때 선택비를 갖는 재료를 이용하면 된다.
다음에, 도 14의 (a)에 나타낸 바와 같이, 적어도 소자분리영역(102) 상에 위치하는 마스크막(108)의 일부 위에, 후술하는 게이트 콘택트형성영역(105a) 및 배선영역(105b)을 형성하기 위한 레지스트패턴(110)을 형성한다. 또, 활성영역(103a, 103b) 상에 레지스트패턴(110)은 형성하지 않는다. 이와 같이, 레지스트패턴(110)은, 활성영역(103a, 103b) 상의 게이트전극(105)이 형성되는 영역과는 상관없이 패턴형성이 가능하므로, 서로 대향하는 활성영역(103a, 103b)의 단부와 레지스트패턴(110) 단부와의 거리(S1)는 0 이상이면 되며, 실제로는, 활성영역(103a, 103b) 그리고 레지스트패턴(110) 치수편차 및 중복편차의 제곱평균값까지 그 거리를 가깝게 할 수 있다. 또, 레지스트패턴(110)끼리의 거리(S2)는 당해 레지스트패턴(110)을 형성하는 포토리소그래피공정의 해상한계까지 작게 할 수 있다.
다음, 도 14의 (b)에 나타낸 바와 같이, 레지스트패턴(110)을 마스크로 하여, 마스크막(108)을 에칭한 후, 레지스트패턴(110)을 제거한다. 여기서 에칭 시, 도시하지는 않으나, 게이트전극 형성막(105A)의 표면도 약간 에칭되어 단차부(b)(도 12의 (b) 참조)가 형성된다. 또, 마스크막의 에칭조건을 최적화함으로써, 게이트전극 형성막(105A) 표면에서의 단차부(b)는 반드시 형성할 필요는 없다.
다음으로, 도 15의 (a)에 나타낸 바와 같이 포토리소그래피법을 이용하여, 게이트전극 형성막(105A) 및 마스크막(108) 상에, 활성영역(103a, 103b) 및 소자분리영역(102)(활성영역(103a)과 활성영역(103b) 사이에 위치하는 소자분리영역)에 걸쳐지는 레지스트패턴(109)을 형성한다. 이때 레지스트패턴(109)은, 마스크막(108) 상의 일부와 겹치도록 형성하여, 레지스트패턴(109)과 마스크막(108)에 의해, 원하는 게이트전극 패턴형상을 구성하도록 한다. 여기서, 레지스트패턴(109)을 형성하는 패턴레이아웃은 직선형상으로 하는 것이 바람직하다. 직선형상으로 함으로써, 코너라운딩 현상이 발생하지 않게 된다. 물론, 코너라운딩 현상이 활성영역에 영향을 주지 않을 정도의 치수변화라면, 반드시 직선형상일 필요는 없다.
다음에, 도 15의 (b)에 나타낸 바와 같이, 게이트전극 형성막(105A) 단차부(b) 상의 마스크막(108) 및 레지스트패턴(109) 각각을 마스크(마스크부)로 이용하여, 게이트전극 형성막(105A)을 에칭한 후, 레지스트패턴(109)을 제거한다. 이로써 상부에 마스크막(108)을 갖는 게이트 콘택트영역(105a) 및 배선영역(105b)을 구비한 게이트전극(105)이 형성된다.
여기서는, 마스크막(108)을 마스크로 이용하나, 일반적으로 마스크막(108)으로서 산화막 또는 질화막을 이용함으로써, 유기재료인 포토레지스트를 마스크로 한 경우에 비해, 에칭 시 레지스트재료에서 발생하는 불순물 생성을 억제할 수 있으므로 치수 제어성이 향상된다.
다음에, 전술한 제 1 실시예의 설명과 마찬가지로, 주지의 방법에 의해 측벽(107), n형 소스드레인영역(104a) 및 p형 소스드레인영역(104b)을 형성함으로써, 전술한 도 12의 (a) 및 (b)에 나타낸 반도체장치를 얻을 수 있다. 또한, 마스크 막(108)의 제거에 대해서도 제 1 실시예의 설명과 마찬가지이다.
-본 발명 제 2 실시예에 관한 반도체장치의 변형예-
이하, 본 발명의 제 2 실시예에 관한 반도체장치 제조방법의 변형예에 대하여 설명한다. 도 16의 (a) 및 (b), 도 17의 (a)∼(c), 도 18의 (a)∼(c), 및 도 19의 (a)∼(c)는, 본 발명의 제 2 실시예에 관한 반도체장치 제조방법의 변형예를 나타낸 주요부 평면도 또는 단면도이다. 당해 변형예는, 전술한 제 2 실시예에 관한 반도체장치 제조방법에서의 마스크막을 이용하지 않는 점에 주로 특징을 갖는다.
우선, 도 16의 (a)에 나타낸 바와 같이, 예를 들어 실리콘으로 이루어지는 반도체기판(101) 상에, 예를 들어 STI 등으로 소자분리영역(102)을 선택적으로 형성한다. 이어서, 이온주입법으로, 반도체기판(101)에 예를 들어 p웰(도시 생략) 및 n웰(도시 생략)을 형성한다. 이로써, 소자분리영역(102)으로 둘러싸인, p웰을 갖는 활성영역(103a) 및 n웰을 갖는 활성영역(103b)이 형성된다.
다음으로, 도 16의 (b)에 나타낸 바와 같이, 활성영역(103a, 103b) 상에 예를 들어 SiON으로 이루어지는 게이트절연막 형성막(도시 생략)을 형성한 후에, 소자분리영역(102) 및 게이트절연막 형성막 상에, 예를 들어 폴리실리콘으로 이루어지는 막 두께(Tint)(예를 들어 150nm)의 게이트전극 형성막(105A)을 예를 들어 CVD법 등으로 퇴적시킨다. 여기서, 일반적으로 게이트전극 형성막(105A)인 폴리실리콘에는 불순물을 주입하고, 이를 활성화하기 위한 열처리가 가해지나 여기서는 생략한다.
다음에, 도 17의 (a)에 나타낸 바와 같이, 적어도 소자분리영역(102) 상에 위치하는 게이트전극 형성막(105A)의 일부 위에, 후술하는 게이트콘택트 형성영역(105a) 및 배선영역(105b)을 형성하기 위한 레지스트패턴(110)을 형성한다. 그리고 활성영역(103a, 103b) 상에 레지스트패턴(110)은 형성하지 않는다. 이와 같이, 레지스트패턴(110)은, 활성영역(103a, 103b) 상의 게이트전극(105)이 형성되는 영역과는 상관없이 패턴형성이 가능하므로, 서로 대향하는 활성영역(103a, 103b)의 단부와 레지스트패턴(110) 단부의 거리(S1)는 0 이상이면 되며, 실제로는, 활성영역(103a, 103b) 그리고 레지스트패턴(110)의 치수편차 및 중복편차의 제곱평균값까지 그 거리를 가깝게 할 수 있다. 또 레지스트패턴(110)간의 거리(S2)는 당해 레지스트패턴(110)을 형성하는 포토리소그래피 공정의 해상한계까지 작게 할 수 있다.
다음으로, 포토리소그래피법으로, 레지스트패턴(110)을 마스크로 하여, 필요한 막 두께(Tlast) 이상의 막 두께로서 막 두께(Tetch)(>Tlast) 양(예를 들어 100nm)의 게이트전극 형성막(105A)을 에칭한다. 이 에칭으로, 막 두께(Trem)만큼(예를 들어 50nm)이 잔존하여, 도 17의 (b) 및 (c)에 나타낸 바와 같이, 게이트전극 형성막(105A) 표면에는, 막 두께(Tetch) 양의 단차를 갖는 단차부(105c)가 형성된다.
다음, 도 18의 (a)에 나타낸 바와 같이, 레지스트패턴(110)을 제거한 후, 포토리소그래피법을 이용하여, 게이트전극 형성막(105A) 상에, 활성영역(103a, 103b) 및 소자분리영역(102)을 게이트 폭 방향에 걸쳐 레지스트패턴(109)을 형성하고, 이 레지스트패턴(109)을 마스크로 이용하여, 도 18의 (b)((a)의 XVIIIb-XVIIIb선에 대응하는 단면도) 및 (c)((a)의 XVIIIc-XVIIIc선에 대응하는 단면도)에 나타낸 바와 같이, 막 두께(Trem)(=Tint-Tetch) 양(예를 들어 50nm)의 게이트전극 형성막(105A)을 에칭한다. 이 에칭 시에는, 단차부(105c)의 노출부분도 마스크(마스크부)로서 기능하나, 당해 노출부분에서는, 막 두께(Tint)(예를 들어 150nm) 중 막 두께(Trem)만큼(예를 들어 50nm)이 제거되어 막 두께(Tetch) 양(예를 들어 100nm)이 잔존하게 된다. 여기서는, 에칭잔여를 없애기 위해, 막 두께(Trem) 양(예를 들어 50nm)을 제거할 경우, 40% 정도(예를 들어 20nm)의 오버에칭을 실시하므로, 잔존하는 막 두께(Tetch) 양은 80nm가 된다. 또 여기서, 레지스트패턴(109)을 형성하는 패턴레이아웃은 직선형상으로 하는 것이 바람직하다. 직선형상으로 함으로써, 코너라운딩 현상이 발생하지 않게 된다. 물론, 코너라운딩 현상이 활성영역에 영향을 주지 않을 정도의 치수변화라면, 반드시 직선형상일 필요는 없다. 그 후, 레지스트패턴(109)을 제거함으로써, 단차부(105c)를 갖는 게이트 콘택트영역(105a) 및 배선영역(105b)을 구비한 게이트전극(105)이 형성된다.
다음에, 전술한 제 1 실시예의 설명과 마찬가지로, 주지의 방법에 의해, 측벽(107) 및 n형 소스드레인영역(104a), p형 소스드레인영역(104b)을 형성함으로써, 도 19의 (a)∼(c)에 나타낸 반도체장치를 얻을 수 있다. 그리고, 도시하지 않으나, 게이트전극(105)은, 도 19의 (b)에 나타낸 바와 같이 소자분리영역(102) 상의 게이트 콘택트영역(105a) 및 배선영역(105b)에서, 활성영역(103a, 103b) 상의 막 두께보다 큰 막 두께를 갖는 점은, 도 12의 (b)에 나타낸 구조와 마찬가지이다.
[제 3 실시예]
이하, 본 발명의 제 3 실시예에 관한 반도체장치에 대하여 설명한다.
도 20의 (a)∼(c)는, 본 발명의 제 3 실시예에 관한 반도체장치의 구조를 나타낸 도이며, (a)는 평면도, (b)는 (a)의 XXb-XXb선에서의 단면도, (c)는 (a)의 XXc-XXc선에서의 단면도이다. 또, 본 실시예에서, 활성영역(103a)에는 n형 MIS트랜지스터를 형성하고, 활성영역(103b)에는 p형 MIS트랜지스터를 형성하는 구성에 대하여 설명한다.
우선, 도 20의 (a)에 나타낸 바와 같이, 예를 들어 실리콘으로 이루어지는 반도체기판(101)에는, 소자분리영역(102)과, 이 소자분리영역(102)으로 둘러싸이며, p웰(도시 생략)을 갖는 활성영역(103a) 및 n웰(도시 생략)을 갖는 활성영역(103b)이 형성되고, 이 활성영역(103a)의 상부에는 n형 소스드레인영역(104a)이 형성되며, 활성영역(103b)의 상부에는 p형 소스드레인영역(104b)이 형성된다. 또, 반도체기판(101) 상에는, 소자분리영역(102)을 개재하고 활성영역(103a)과 활성영역(103b)을 게이트 폭 방향으로 걸쳐지도록, 예를 들어 폴리실리콘, 또는 금속실리사이드와 폴리실리콘 적층막, 또는 실리사이드막, 또는 금속 등의 재료로 이루어지는 게이트전극(105B 및 105C)이 형성된다. 게이트전극(105B)의 일부는, 인출부가 될 게이트 콘택트영역(105a)을 포함하고, 게이트전극(105C)의 일부는, 인출부가 될 배선영역(105b)을 포함한다. 또 게이트전극(105B 및 105C) 측면에는, 예를 들어 실리콘질화막으로 이루어지는 측벽(107)이 연속적으로 형성된다. 여기서, n형 소스드레인영역(104a)은, 활성영역(103a)의 게이트전극(105B 및 105C) 양측방 아래영 역에 형성된, 접합깊이가 비교적 얕은 n형 소스드레인확산층(n형 확산영역 또는 n형 LDD영역)과 활성영역(103a)의 측벽(107) 외측방 아래영역에 형성된, 접합깊이가 비교적 깊은 n형 소스드레인확산층으로 구성된다. 또 p형 소스드레인영역(104b)은, 활성영역(103b)의 게이트전극(105B 및 105C) 양측방 아래영역에 형성된, 접합깊이가 비교적 얕은 p형 소스드레인확산층(p형 확산영역 또는 p형 LDD영역)과 활성영역(103b)의 측벽(107) 외측방 아래영역에 형성된, 접합깊이가 비교적 깊은 p형 소스드레인확산층으로 구성된다. 그리고, 측벽(107)은, 예를 들어 실리콘산화막과 실리콘질화막의 적층막으로 이루어지는 경우라도 된다.
또, 도 20의 (b)에 나타낸 단면에서, 반도체기판(101) 상에는, 소자분리영역(102)을 개재하고 활성영역(103a)과 활성영역(103b)을 게이트 폭 방향으로 걸쳐지도록 게이트전극(105B 및 105C)이 형성되며, 활성영역(103a, 103b) 상에서는 게이트전극(105B 및 105C) 하부에 예를 들어 SiON으로 이루어지는 게이트절연막(106)이 개재된다.
또한, 도 20의 (c)에 나타낸 단면에서, 반도체기판(101) 상에는 소자분리영역(102)이 형성된다. 소자분리영역(102) 상에는, 측면에 측벽(107)을 가지며, 게이트 콘택트영역(105a)을 포함하는 게이트전극(105B) 및 배선영역(105b)을 포함하는 게이트전극(105C)이 형성된다.
여기서, 제 3 실시예의 게이트전극(105B 및 105C)은, 도 20의 (c)에 나타낸 바와 같이 소자분리영역(102) 상에서 단차부(a)를 가지며, 즉, 게이트전극(105B)은 게이트 콘택트영역(105a)에서, 활성영역(103a, 103b) 상의 막 두께보다 작은 막 두 께를 갖고, 게이트전극(105C)은, 배선영역(105b)에서 활성영역(103a, 103b) 상의 막 두께보다 큰 막 두께부분을 갖는다. 그리고 활성영역(103a, 103b)에서, 게이트전극(105B)의 막 두께는 게이트전극(105C)의 막 두께보다 크다.
이와 같은 게이트전극(105B 및 105C) 구조를 구비함으로써, 코너라운딩 현상의 억제가 가능하다. 이로써, 트랜지스터 특성의 변동을 방지하면서 게이트 콘택트영역(105a) 또는 배선영역(105b)을 활성영역(103a, 103b)에 가깝게 할 수 있음과 더불어, 게이트 콘택트영역의 치수를 크게 함에 수반되는 게이트전극 단락을 억제하면서 인접하는 게이트전극을 접근시킬 수 있어 고집적화가 가능해진다.
이하, 본 발명의 제 3 실시예에 관한 반도체장치의 제조방법에 대하여 설명한다.
도 21의 (a) 및 (b), 도 22의 (a)∼(c), 그리고 도 23의 (a)∼(c)는, 본 발명의 제 3 실시예에 관한 반도체장치의 제조방법을 설명하기 위한 도이다. 당해 제 3 실시예에 관한 반도체장치의 제조방법은, 전술한 제 1 및 제 2 실시예에 관한 반도체장치의 제조방법과 비교하여, 게이트 콘택트영역(105a)을 갖는 게이트전극(105B) 형성에서는 제 1 실시예와 마찬가지의 레지스트패턴을 차례로 이용하는 한편, 배선영역(105b)을 갖는 게이트전극(105C) 형성에서는 제 2 실시예와 마찬가지의 레지스트패턴을 차례로 이용하는 점을 주된 특징으로 한다.
우선, 도 21의 (a)에 나타낸 바와 같이, 예를 들어 실리콘으로 이루어지는 반도체기판(101) 상에, 예를 들어 STI법 등으로 소자분리영역(102)을 선택적으로 형성한다. 이어서 이온주입법으로, 반도체기판(101)에 p웰(도시 생략) 및 n웰(도 시 생략)을 형성한다. 이로써, 소자분리영역(102)으로 둘러싸인, p웰을 갖는 활성영역(103a) 및 n웰을 갖는 활성영역(103b)이 형성된다.
다음으로, 도 21의 (b)에 나타낸 바와 같이, 활성영역(103a, 103b) 상에 예를 들어 SiON으로 이루어지는 게이트절연막 형성막(도시 생략)을 형성한 후에, 소자분리영역(102) 및 게이트절연막 형성막 상에, 예를 들어 폴리실리콘으로 이루어지는 막 두께 150nm의 게이트전극 형성막(105A) 및 예를 들어 산화막으로 이루어지는 막 두께 50nm의 마스크막(108)을 아래부터 차례로 CVD법 등으로 퇴적시킨다. 일반적으로 게이트전극 형성막(105A)인 폴리실리콘에는 불순물을 주입하고, 이를 활성화시키기 위한 열처리가 가해지나 여기서는 생략한다. 또, 마스크막(108)으로는, 산화막 외에, 질화막, 유기막 등, 게이트전극 형성막(105A)을 에칭할 때 선택비를 갖는 재료를 이용하면 된다.
다음으로, 도 22의 (a)에 나타낸 바와 같이, 포토리소그래피법을 이용하여, 활성영역(103a), 활성영역(103b) 및 소자분리영역(102)(활성영역(103a)과 활성영역(103b) 사이에 위치하는 소자분리영역)에 걸쳐지는 레지스트패턴(109a)을 형성함과 더불어, 적어도 소자분리영역(102) 상에 위치하는 마스크막(108)의 일부 위에, 후술하는 배선영역(105b)을 형성하기 위한 레지스트패턴(109b)을 형성한다. 그 후, 레지스트패턴(109a 및 109b)을 마스크로 이용하여 마스크막(108)을 에칭한다. 이 에칭 시, 도 22의 (b)((a)의 XXIIb-XXIIb선에 대응하는 단면도) 및 도 22의 (c)((a)의 XXIIc-XXIIc선에 대응하는 단면도)에 나타낸 바와 같이, 게이트전극 형성막(105A) 표면도 약간 에칭되어 단차부(c)가 형성된다. 여기서, 레지스트패 턴(109a)을 형성하는 패턴레이아웃은 직선형상으로 하는 것이 바람직하다. 직선형상으로 함으로써, 코너라운딩 현상이 발생하지 않게 된다. 물론, 코너라운딩 현상이 활성영역에 영향을 주지 않을 정도의 치수변화라면, 반드시 직선형상일 필요는 없다. 또, 활성영역(103a, 103b) 상에는 레지스트패턴(109b)을 형성하지 않는다. 이와 같이, 레지스트패턴(109b)은, 활성영역(103a, 103b) 상의 게이트전극(105C)이 형성되는 영역과는 상관없이 패턴형성이 가능하므로, 서로 대향하는 활성영역(103a, 103b)의 단부와 레지스트패턴(109b) 단부와의 거리는 제 2 실시예와 마찬가지로 0 이상이면 되며, 실제로는, 활성영역(103a, 103b) 그리고 레지스트패턴(109b) 치수편차 및 중복편차의 제곱평균값까지 그 거리를 가깝게 할 수 있다. 마찬가지로, 레지스트패턴(109a)과 레지스트패턴(109b)의 거리는 당해 레지스트패턴(109a와 109b)을 형성하는 포토리소그래피공정의 해상한계까지 작게 할 수 있다. 또 마스크막(108)의 에칭조건을 최적화함으로써, 게이트전극 형성막(105A) 표면에서의 단차부(a)는 반드시 형성할 필요는 없다.
다음으로, 도 23의 (a)에 나타낸 바와 같이 포토리소그래피법을 이용하여, 적어도 소자분리영역(102) 상에 위치하는 마스크막(108)의 일부 위에, 후술하는 게이트 콘택트영역(105a)을 형성하기 위한 레지스트패턴(110a)을 형성함과 더불어, 게이트전극 형성막(105A) 및 마스크막(108) 상에, 활성영역(103a, 103b) 및 소자분리영역(102)(활성영역(103a)과 활성영역(103b) 사이에 위치하는 소자분리영역)에 걸쳐지는 레지스트패턴(110b)을 형성한다. 이때 활성영역(103a, 103b) 상에는 레지스트패턴(110a)을 형성하지 않는다. 이와 같이, 레지스트패턴(110a)은, 활성영 역(103a, 103b) 상의 게이트전극(105B)이 형성되는 영역과는 상관없이 패턴형성이 가능하므로, 서로 대향하는 활성영역(103a, 103b)의 단부와 레지스트패턴(110a) 단부와의 거리는 제 1 및 제 2 실시예와 마찬가지로 0 이상이면 되며, 실제로는, 활성영역(103a, 103b) 그리고 레지스트패턴(110a) 치수편차 및 중복편차의 제곱평균값까지 그 거리를 가깝게 할 수 있다. 마찬가지로, 레지스트패턴(110a)과 레지스트패턴(110b)의 거리는 당해 레지스트패턴(110a와 110b)을 형성하는 포토리소그래피공정의 해상한계까지 작게 할 수 있다. 또, 레지스트패턴(110b)은, 마스크막(108) 상의 일부와 겹치도록 형성하여, 레지스트패턴(110b)과 마스크막(108)에 의해, 원하는 게이트전극 패턴형상을 구성하도록 한다. 여기서, 레지스트패턴(110b)을 형성하는 패턴레이아웃은 직선형상으로 하는 것이 바람직하다. 직선형상으로 함으로써, 코너라운딩 현상이 발생하지 않게 된다. 물론, 코너라운딩 현상이 활성영역에 영향을 주지 않을 정도의 치수변화라면, 반드시 직선형상일 필요는 없다.
다음에, 도 23의 (b)에 나타낸 바와 같이, 게이트전극 형성막(105A) 단차부(a) 상의 마스크막(108), 레지스트패턴(110a 및 110b) 각각을 마스크(마스크부)로 이용하여, 게이트전극 형성막(105A)을 에칭한 후, 레지스트패턴(110a 및 110b)을 제거한다. 이로써 상부에 마스크막(108)을 갖는 게이트 콘택트영역(105a)을 구비한 게이트전극(105B) 및 상부에 마스크막(108)을 갖는 배선영역(105b)을 구비한 게이트전극(105C)이 형성된다.
여기서는, 마스크막(108)을 마스크로 이용하나, 일반적으로 마스크막(108)으 로서 산화막 또는 질화막을 이용함으로써, 유기재료인 포토레지스트를 마스크로 한 경우에 비해, 에칭 시에 레지스트재료에서 발생하는 불순물 생성을 억제할 수 있으므로 치수 제어성이 향상된다.
다음에, 전술한 제 1 실시예의 설명과 마찬가지로, 주지의 방법에 의해 마스크막(108)을 제거한 후, 측벽(107), n형 소스드레인영역(104a) 및 p형 소스드레인영역(104b)을 형성함으로써, 전술한 도 20의 (a) 및 (b)에 나타낸 반도체장치를 얻을 수 있다. 또한, 마스크막(108)의 제거에 대해서도 제 1 실시예의 설명과 마찬가지이다.
-본 발명의 제 3 실시예에 관한 반도체장치의 제 1 변형예-
이하, 본 발명의 제 3 실시예에 관한 반도체장치의 제 1 변형예에 대하여 설명한다.
도 24의 (a)∼(c)는, 본 발명의 제 3 실시예에 관한 반도체장치 제 1 변형예의 구조를 나타낸 도이며, (a)는 평면도, (b)는 (a)의 XXIVb-XXIVb선 단면도이고, (c)는 (a)의 XXIVc-XXIVc선 단면도이다.
도 24의 (a)∼(c)에 나타낸 본 제 1 변형예에 관한 반도체장치는, 전술한 도 20의 (a)∼(c)에 나타낸 반도체장치와 비교하여, 본 제 1 변형예의 게이트전극(105B)은, 게이트 콘택트영역(105a)에서 활성영역(103a, 103b) 상의 막 두께보다 큰 막 두께를 갖는 한편, 게이트전극(105C)은 배선영역(105b)에서 활성영역(103a, 103b) 상의 막 두께보다 작은 막 두께를 갖는 점(도 24의 (a) 및 (c) 참조), 그리고 활성영역(103a, 103b) 상에서 게이트전극(105B)의 막 두께는 게이트전극(105C) 의 막 두께보다 작은 점(도 24의 (b) 참조)에서 구조가 다르다. 그 밖의 구조는 전술한 도 20의 (a)∼(c)에 나타낸 반도체장치와 마찬가지이다.
이하, 본 발명의 제 3 실시예에 관한 반도체장치 제 1 변형예의 제조방법에 대하여 설명한다.
도 25의 (a)∼(c) 및 도 26의 (a)∼(c)는, 본 발명의 제 3 실시예에 관한 반도체장치 제 1 변형예의 제조방법을 설명하기 위한 도이다(여기서 도 25의 (b)는 도 25(a)의 XXVb-XXVb선에 대응하는 단면도이고, 도 25의 (c)는 도 25(a)의 XXVc-XXVc선에 대응하는 단면도이며, 도 26의 (b)는 도 26(a)의 XXVIb-XXVIb선에 대응하는 단면도이고, 도 26의 (c)는 도 26(a)의 XXVIc-XXVIc선에 대응하는 단면도이다).
당해 제 1 변형예의 제조방법은, 전술한 제 1 및 제 2 실시예에 관한 반도체장치의 제조방법과 비교하여, 게이트 콘택트영역(105a)을 갖는 게이트전극(105B)의 형성에서는 제 2 실시예와 마찬가지 레지스트패턴을 차례로 이용하는 한편, 배선영역(105b)을 갖는 게이트전극(105C)의 형성에서는 제 1 실시예와 마찬가지의 레지스트패턴을 차례로 이용하는 점에 주로 특징을 갖는다.
즉, 당해 제 1 변형예의 제조방법은, 전술한 도 21의 (a) 및 (b), 도 22의 (a)∼(c), 그리고 도 23의 (a)∼(c)에 나타낸 반도체장치의 제조방법과 비교하여, 도 25의 (a)∼(c) 및 도 26의 (a)∼(c)에 나타낸 바와 같이, 레지스트패턴(110a 및 110b)을 이용한 패터닝과 레지스트패턴(109a 및 109b)을 이용한 패터닝 순서가 역인 점이 다르며, 그 밖의 공정은 마찬가지이다. 이들 공정을 실시함으로써, 전술한 도 24의 (a)∼(c)에 나타낸 구조를 갖는 반도체장치를 얻을 수 있다.
-본 발명의 제 3 실시예에 관한 반도체장치의 제 2 변형예-
이하, 본 발명의 제 3 실시예에 관한 반도체장치의 제 2 변형예에 대하여 설명한다.
도 27의 (a)∼(c) 및 도 28의 (a)∼(c)는, 각각 본 발명의 제 3 실시예에 관한 반도체장치 제 2 변형예의 구조를 나타낸 도이며, 도 27의 (a) 및 도 28의 (a)는 평면도, 도 27의 (b) 및 도 28의 (b)는 각각 도 27(a)의 XXVIIb-XXVIIb선 및 도 28(a)의 XXVIIIb-XXVIIIb선 단면도이고, 도 27의 (c) 및 도 28의 (c)는 각각 도 27(a)의 XXVIIc-XXVIIc선 단면도 및 28(a)의 XXVIIIc-XXVIIIc선 단면도이다.
도 27의 (a)∼(c)에 나타낸 반도체장치 구조는, 전술한 제 1 및 제 2 실시예의 변형예와 마찬가지로, 본 실시예에서의 도 21의 (a) 및 (b), 도 22의 (a)∼(c), 그리고 도 23의 (a)∼(c)에 나타낸 반도체장치 제조방법에서의 마스크막을 사용하지 않는 방법으로 얻어지는 것이다. 구체적으로는, 본 실시예에서의 도 21(a) 및 (b), 도 22의 (a)∼(c), 그리고 도 23의 (a)∼(c)를 이용한 설명과, 전술한 제 1 및 제 2 실시예 변형예에서의 설명으로 용이하게 상기할 수 있으므로, 그 설명은 생략한다.
마찬가지로, 도 28의 (a)∼(c)에 나타낸 반도체장치 구조는, 전술한 제 1 및 제 2 실시예의 변형예와 마찬가지로, 본 실시예 제 1 변형예에서의 도 25의 (a)∼(c) 및 도 26의 (a)∼(c)에 나타낸 반도체장치 제조방법의 마스크막을 이용하지 않는 방법에 의해 얻어지는 것이다. 구체적으로는, 본 실시예 제 1 변형예에서의 도 25의 (a)∼(c) 및 도 26의 (a)∼(c)를 이용한 설명과, 전술한 제 1 및 제 2 실 시예 변형예에서의 설명으로 용이하게 상기할 수 있으므로, 그 설명은 생략한다.
[제 4 실시예]
이하, 본 발명의 제 4 실시예에 관한 반도체장치에 대하여 설명한다.
도 29의 (a) 및 (b)는, 본 발명의 제 4 실시예에 관한 반도체장치의 구조를 나타낸 도이며, (a)는 평면도, (b)는 (a)의 XXIXb-XXIXb선에서의 단면도이다. 또, 본 실시예에서, 활성영역(103a)에는 n형 MIS트랜지스터를 형성하고, 활성영역(103b)에는 p형 MIS트랜지스터를 형성하는 구성에 대하여 설명한다.
우선, 도 29의 (a)에 나타낸 바와 같이, 예를 들어 실리콘으로 이루어지는 반도체기판(101)에는, 소자분리영역(102)과, 이 소자분리영역(102)으로 둘러싸이며, p웰(도시 생략)을 갖는 활성영역(103a) 및 n웰(도시 생략)을 갖는 활성영역(103b)이 형성되고, 이 활성영역(103a)의 상부에는 n형 소스드레인영역(104a)이 형성되며, 활성영역(103b)의 상부에는 p형 소스드레인영역(104b)이 형성된다. 또, 반도체기판(101) 상에는, 소자분리영역(102)을 개재하고 활성영역(103a)과 활성영역(103b)을 게이트 폭 방향으로 걸쳐지도록, 예를 들어 폴리실리콘, 또는 금속실리사이드와 폴리실리콘 적층막, 또는 실리사이드막, 또는 금속 등의 재료로 이루어지는 게이트전극(105B 및 105C)이 형성된다. 게이트전극(105B)의 일부는, 인출부가 될 게이트 콘택트영역(105a)을 포함하고, 게이트전극(105C)의 일부는, 인출부가 될 배선영역(105b)을 포함한다. 또 게이트전극(105B 및 105C) 측면에는, 예를 들어 실리콘질화막으로 이루어지는 측벽(107)이 연속적으로 형성된다. 여기서, n형 소스드레인영역(104a)은, 활성영역(103a)의 게이트전극(105B 및 105C) 양측방 아래영 역에 형성된, 접합깊이가 비교적 얕은 n형 소스드레인확산층(n형 확산영역 또는 n형 LDD영역)과 활성영역(103a)의 측벽(107) 외측방 아래영역에 형성된, 접합깊이가 비교적 깊은 n형 소스드레인확산층으로 구성된다. 또 p형 소스드레인영역(104b)은, 활성영역(103b)의 게이트전극(105B 및 105C) 양측방 아래영역에 형성된, 접합깊이가 비교적 얕은 p형 소스드레인확산층(p형 확산영역 또는 p형 LDD영역)과 활성영역(103b)의 측벽(107) 외측방 아래영역에 형성된, 접합깊이가 비교적 깊은 p형 소스드레인확산층으로 구성된다. 그리고, 측벽(107)은, 예를 들어 실리콘산화막과 실리콘질화막의 적층막으로 이루어지는 경우라도 된다.
또, 도 29의 (b)에 나타낸 단면에서, 반도체기판(101) 상에는, 소자분리영역(102)을 개재하고 활성영역(103a)과 활성영역(103b)을 게이트 폭 방향으로 걸쳐지도록 게이트전극(105B)이 형성되며, 활성영역(103a, 103b) 상에서는 게이트전극(105B) 하부에 예를 들어 SiON으로 이루어지는 게이트절연막(106)이 개재된다.
이와 같은 게이트전극(105B 및 105C) 구조를 구비함으로써, 코너라운딩 현상의 억제가 가능하다. 이로써, 트랜지스터 특성의 변동을 방지하면서 게이트 콘택트영역(105a) 또는 배선영역(105b)을 활성영역(103a, 103b)에 가깝게 할 수 있음과 더불어, 게이트 콘택트영역의 치수를 크게 함에 수반되는 게이트전극 단락을 억제하면서 인접하는 게이트전극을 접근시킬 수 있어 고집적화가 가능해진다. 또한 본 실시예의 반도체장치 구조에서는, 게이트전극(105B 및 105C)이, 전술한 제 1 내지 제 3 실시예와 달리 단차부를 갖지 않으므로, 게이트전극(105B 및 105C) 상부에 실리사이드층을 형성할 때 실리사이드층이 단선되는 것을 방지할 수 있다.
이하, 본 발명의 제 4 실시예에 관한 반도체장치의 제조방법에 대하여 설명한다.
도 30의 (a) 및 (b), 도 31의 (a)∼(c), 도 32의 (a)∼(c), 도 33의 (a)∼(c), 그리고 도 34의 (a)∼(c)는, 본 발명의 제 4 실시예에 관한 반도체장치의 제조방법을 설명하기 위한 도이다. 또, 도 30의 (a) 및 (b), 도 31의 (a), 도 32의 (a), 도 33의 (a), 및 도 34의 (a)는 평면도이며, 도 31의 (b) 및 (c), 도 32의 (b) 및 (c), 도 33의 (b) 및 (c), 그리고 도 34의 (b) 및 (c)는 단면도이다.
우선, 도 30의 (a)에 나타낸 바와 같이, 예를 들어 실리콘으로 이루어지는 반도체기판(101) 상에, 예를 들어 STI법 등으로 소자분리영역(102)을 선택적으로 형성한다. 이어서 이온주입법으로, 반도체기판(101)에 예를 들어 p웰(도시 생략) 및 n웰(도시 생략)을 형성한다. 이로써, 소자분리영역(102)으로 둘러싸인, p웰을 갖는 활성영역(103a) 및 n웰을 갖는 활성영역(103b)이 형성된다.
다음으로, 도 30의 (b)에 나타낸 바와 같이, 활성영역(103a, 103b) 상에 예를 들어 SiON으로 이루어지는 게이트절연막 형성막(도시 생략)을 형성한 후에, 소자분리영역(102) 및 게이트절연막 형성막 상에, 예를 들어 폴리실리콘으로 이루어지는 막 두께 150nm의 게이트전극 형성막(105A) 및 예를 들어 산화막으로 이루어지는 막 두께 50nm의 마스크막(108)(제 1 마스크막)을 아래부터 차례로 CVD법 등으로 퇴적시킨다. 또, 마스크막(108) 상에, 예를 들어 막 두께 30nm의 비정질실리콘막(111)(제 2 마스크막)을 CVD법 등으로 퇴적시킨다. 일반적으로 게이트전극 형성막(105A)인 폴리실리콘에는 불순물을 주입하고, 이를 활성화시키기 위한 열처리가 가해지나 여기서는 생략한다. 또, 마스크막(108)으로는, 산화막 외에, 질화막, 유기막 등, 게이트전극 형성막(105A)을 에칭할 때 선택비를 갖는 재료를 이용하면 된다. 마찬가지로, 비정질실리콘막(111) 대신, 산화막, 산질화막, 또는 NSG막 등, 마스크막(108)을 에칭할 때 선택비를 갖는 재료를 이용할 수 있다.
다음으로, 도 31의 (a)에 나타낸 바와 같이, 포토리소그래피법을 이용하여, 활성영역(103a), 활성영역(103b) 및 소자분리영역(102)(활성영역(103a)과 활성영역(103b) 사이에 위치하는 소자분리영역)에 걸쳐지는 레지스트패턴(109)을 형성한 후, 이 레지스트패턴(109)을 마스크로 하여 비정질실리콘막(111)을 에칭한다. 이 에칭 시, 도 31의 (b)((a)의 XXXIb-XXXIb선에 대응하는 단면도) 및 도 31의 (c)((a)의 XXXIc-XXXIc선에 대응하는 단면도)에 나타낸 바와 같이, 마스크막(108) 표면도 약간 에칭되어 단차부(a)가 형성된다. 여기서, 레지스트패턴(109)을 형성하는 패턴레이아웃은 직선형상으로 하는 것이 바람직하다. 직선형상으로 함으로써, 코너라운딩 현상이 발생하지 않게 된다. 물론, 코너라운딩 현상이 활성영역에 영향을 주지 않을 정도의 치수변화라면, 반드시 직선형상일 필요는 없다. 또, 비정질실리콘막(111)의 에칭조건을 최적화함으로써, 게이트전극 형성막(105A) 표면에서의 단차부(a)는 반드시 형성할 필요는 없다.
다음으로, 도 32의 (a)에 나타낸 바와 같이 레지스트패턴(109)을 제거한 후에, 적어도 소자분리영역(102) 상에 위치하는 게이트전극 형성막(105A)의 일부 위(소자분리영역(102) 상에 위치하는 마스크막(108)의 일부 및 비정질실리콘막(111)의 일부 위) 게이트전극 형성막(105A)에, 후술하는 게이트 콘택트영역(105a) 및 배 선영역(105b)을 형성하기 위한 레지스트패턴(110)을 형성한다. 이때 레지스트패턴(110)은, 비정질실리콘막(111)의 일부와 겹치도록 형성하여, 레지스트패턴(110)과 비정질실리콘막(111)에 의해 원하는 게이트전극 패턴형상을 구성하도록 한다. 즉, 도 32의 (a) 및 도 32의 (b)((a)의 XXXIIb-XXXIIb선에 대응하는 단면도)에 나타낸 활성영역(103a, 103b) 상에 레지스트패턴(110)은 형성되지 않고, 도 32의 (a) 및 도 32의 (c)((a)의 XXXIIc-XXXIIc선에 대응하는 단면도)에 나타낸 소자분리영역(102) 상에는, 단차부(a)를 포함하는 마스크막(108) 및 비정질실리콘막(111) 상에 레지스트패턴(110)을 형성한다. 이와 같이, 레지스트패턴(110)은, 활성영역(103a, 103b) 상의 게이트전극(105B 및 105C)이 형성되는 영역과는 상관없이 패턴형성이 가능하므로, 서로 대향하는 활성영역(103a, 103b)의 단부와 레지스트패턴(110) 단부와의 거리는 제 1 및 제 2 실시예와 마찬가지로 0 이상이면 되며, 실제로는, 활성영역(103a, 103b) 그리고 레지스트패턴(110) 치수편차 및 중복편차의 제곱평균값까지 그 거리를 가깝게 할 수 있다. 또 레지스트패턴(110)끼리의 거리도 마찬가지로, 당해 레지스트패턴(110)을 형성하는 포토리소그래피공정의 해상한계까지 작게 할 수 있다.
여기서, 도 32의 (a) 및 (c)에서는, 배선영역(105b)이 될 영역 상에 형성되는 레지스트패턴(110)으로서, 비정질실리콘막(111)의 일부를 노출시키도록 패터닝한 도를 나타냈으나, 예를 들어 전술한 도 5와 마찬가지로, 배선영역(105b)이 될 영역 상에 형성되는 레지스트패턴(110a)으로서, 비정질실리콘막(111)을 완전히 초과 피복하도록 패터닝해도 된다.
다음에, 도 33의 (a)∼(c)(여기서 (b) 및 (c)는 각각 (a)의 XXXIIIb-XXXIIIb선 및 XXXIIIc-XXXIIIc선에 대응하는 단면도)에 나타낸 바와 같이, 비정질실리콘막(111) 및 레지스트패턴(110) 각각을 마스크(제 1 마스크부)로 이용하여 마스크막(108)을 에칭한 후, 레지스트패턴(110)을 제거한다. 이로써, 후술하는 게이트 콘택트영역(105a)을 갖는 게이트전극(105B) 및 배선영역(105b)을 갖는 게이트전극(105C)이 형성되는 영역을 피복하는 마스크가, 비정질실리콘막(111)과 레지스트패턴(110)에 의해 구성된다.
다음으로, 도 34의 (a)∼(c)에 나타낸 바와 같이, 비정질실리콘막(111) 및 마스크막(108) 각각을 마스크(제 2 마스크부)로 이용하여 게이트전극 형성막(105A)을 에칭한 후, 비정질실리콘막(111) 및 마스크막(108)을 제거한다. 이로써, 도 34의 (a)에 나타낸 바와 같이, 게이트 콘택트영역(105a)이 일체화 형성된 게이트전극(105B) 및 배선영역(105b)이 일체화 형성된 게이트전극(105C)이 형성된다. 즉, 도 34의 (a) 및 도 34의 (b)((a)의 XXXIVb-XXXIVb선에 대응하는 단면도)에 나타낸 활성영역(103a) 및 활성영역(103b) 상에는, 게이트절연막(106)을 개재하고 게이트전극(105B 및 105C)이 형성되며, 도 34의 (a) 및 도 34의 (c)((a)의 XXXIVc-XXXIVc선에 대응하는 단면도)에 나타낸 소자분리영역(102) 상에는, 게이트전극(105B)에서의 게이트 콘택트영역(105a), 및 게이트전극(105C)에서의 배선영역(105b)이 형성된다.
여기서는, 마스크막(108)을 마스크의 일부로 사용했으나, 일반적으로 마스크막(108)으로서 산화막 또는 질화막을 이용함으로써, 유기재료인 포토레지스트를 마 스크로 한 경우에 비해, 에칭 시에 레지스트재료에서 발생하는 불순물 생성을 억제할 수 있으므로 치수 제어성이 향상된다.
다음으로, 주지의 방법에 의해, 게이트전극(105B 및 105C)(게이트 콘택트영역105a 및 배선영역(105b)을 포함) 측면 상에 측벽(107)을 형성하고, n형 소스드레인영역(104a) 및 p형 소스드레인영역(104b)을 형성함으로써, 전술한 도 29의 (a) 및 (b)에 나타낸 반도체장치를 얻을 수 있다. 그 후는 통상의, 층간절연막 형성, 및 게이트 콘택트영역(105a) 등으로의 콘택트(도시 생략) 형성을 실시한다. 예를 들어, 상기 게이트전극(105B 및 105C) 형성 후, 활성영역(103a)에 게이트전극(105B 및 105C)을 마스크로 하여 n형 불순물이온을 이온 주입함으로써, 활성영역(103a)에서의 게이트전극(105B 및 105C) 양측방 아래영역에 접합깊이가 비교적 얕은 n형 소스드레인확산층(n형 확산(extension)영역 또는 n형 LDD영역)을 형성한다. 또, 활성영역(103b)에 게이트전극(105B 및 105C)을 마스크로 하여 p형 불순물이온을 이온 주입함으로써, 활성영역(103b)에서의 게이트전극(105B 및 105C) 양측방 아래영역에 접합깊이가 비교적 얕은 p형 소스드레인확산층(p형 확산(extension)영역 또는 p형 LDD영역)을 형성한다.
이어서, 반도체기판(101) 전면에 걸쳐 CVD법 등으로 실리콘질화막을 퇴적시킨 후 이방성에칭을 실시하여, 게이트전극(105B 및 105C) 양측면에 측벽(107)을 형성한다. 여기서 측벽(107)은, 예를 들어 실리콘산화막과 실리콘질화막의 적층막으로 이루어지는 경우라도 된다. 계속해서 측벽(107)을 마스크로 하여, 활성영역(103a)에는 n형 불순물을 이온주입하고, 활성영역(103b)에는 p형 불순물을 이온 주입한다. 그 후, 반도체기판(101)에 열처리를 가함으로써, 활성영역(103a)에서의 측벽(107) 외측방 아래영역에 접합깊이가 비교적 깊은 n형 소스드레인확산층을 형성함과 더불어, 활성영역(103b)에서의 측벽(107) 외측방 아래영역에 접합깊이가 비교적 깊은 p형 소스드레인확산층을 형성한다. 이와 같이 활성영역(103a)에는 접합깊이가 비교적 얕은 n형 소스드레인확산층 및 접합깊이가 비교적 깊은 n형 소스드레인확산층으로 이루어지는 n형 소스드레인영역(104a)이 형성되며, 활성영역(103b)에는 접합깊이가 비교적 얕은 p형 소스드레인확산층 및 접합깊이가 비교적 깊은 p형 소스드레인확산층으로 이루어지는 p형 소스드레인영역(104b)이 형성된다. 이어서, 반도체기판(101) 전면에, CVD법 등을 이용하여 예를 들어 실리콘산화막으로 이루어지는 층간절연막을 형성한 후에, 예를 들어 드라이에칭으로 형성된 콘택트홀 내에 CMP법 등으로 텅스텐을 매입하여 콘택트플러그를 형성한다. 그 후, 메탈배선의 형성 등을 행한다. 여기서, n형 소스드레인영역(104a), p형 소스드레인영역(104b) 및 게이트전극(105B 및 105C) 표면을 실리사이드화하는 공정, 또는 게이트전극(105B 및 105C)을 실리사이드화하는 공정을 포함해도 된다.
그리고, 마스크막(108) 및 비정질실리콘막(111)은, 게이트전극 형성막(105A)의 형성 시 동시에 소실시킬 수도 있으며, 측벽(107) 형성 시의 오버에칭으로 제거할 수도 있으나, 본 실시예에서도, 활성영역(103a, 103b) 상의 게이트전극(105B 및 105C) 막 두께는 변화하지 않으므로, 안정된 트랜지스터특성을 얻을 수 있다. 또, 게이트콘택트 형성영역(105a) 또는 배선영역(105b)의 막 두께도 변화하지 않으므로 편차가 증가하는 일도 없으며, 접촉저항 또는 배선저항에 미치는 영향도 없다.
이상의 공정에 의해 본 실시예에서는, 전술한 제 1 내지 제 3 실시예와 마찬가지로, 코너라운딩 현상의 억제가 가능하므로, 트랜지스터 특성의 변동을 방지하면서 게이트콘택트 형성영역(105a) 또는 배선영역(105b)을 활성영역(103a, 103b)에 가깝게 할 수 있음과 더불어, 게이트콘택트영역의 치수를 크게 함에 수반되는 게이트전극 단락을 억제하면서 인접하는 게이트전극을 접근시킬 수 있어, 고집적화가 가능해진다. 본 실시예에서는 특히, 게이트전극 형성막(105A)을 패터닝하여 게이트전극(105B 및 105C)을 형성할 때, 전술한 제 1 내지 제 3 실시예와 마찬가지로, 레지스트패턴과 하드마스크를 혼재시킨 패터닝이 아닌, 하드마스크(비정질실리콘막(111) 및 마스크막(108))만을 이용한 패터닝이므로, 레지스트패턴의 패턴율에 의존하는 일이 없다. 이로써, 전술한 제 1 내지 제 3 실시예와 비교하여, 게이트콘택트 형성영역(105a) 또는 배선영역(105b)을 활성영역(103a, 103b)에 보다 가깝게 할 수 있음과 더불어, 인접하는 게이트전극(105B 및 105C)을 보다 접근시킬 수 있어, 안정된 가공으로 더욱 고집적화가 가능해진다. 또한, 게이트전극(105B 및 105C)이, 전술한 제 1 내지 제 3 실시예와는 달리 단차부를 갖지 않으므로, 게이트전극(105B 및 105C) 상부에 실리사이드층을 형성할 때, 실리사이드층이 단선되는 것을 방지하여 가공의 안정화를 도모할 수 있다.
그리고 본 실시예에서는, 레지스트패턴(109)을 이용한 패터닝 후에, 레지스트패턴(110)을 이용한 패터닝을 실시하는 경우에 대하여 설명했으나, 전술한 제 2 실시예와 마찬가지로, 레지스트패턴(110)을 이용한 패터닝 후에, 레지스트패턴(109)을 이용한 패터닝을 실시하도록 할 수도 있다. 또, 전술한 제 3 실시예 및 그 제 1 변형예와 마찬가지로, 레지스트패턴(109a 및 109b)을 이용한 패터닝 후에, 레지스트패턴(110a 및 110b)을 이용한 패터닝을 실시하도록 해도 되며, 그 순서를 역으로 하도록 해도 된다. 여기서, 이들 공정을 갖는 반도체장치의 제조방법 및 그 제조방법으로 얻어지는 반도체장치의 구조에 대해서는, 전술한 각 실시예의 대응부분에서 마찬가지로 상기할 수 있으므로, 여기서는 그 구체적인 설명을 생략한다.
또, 이상의 제 1 내지 제 4 실시예 및 그 변형예에서는, 게이트전극(105, 105B, 105C)의 구성재료로서 폴리실리콘을 이용했으나, 비정질실리콘막, 금속실리사이드 및 폴리실리콘적층막, 실리사이드막, 또는 금속 등이면 된다.
그리고, 이상의 제 1 내지 제 4 실시예 및 그 변형예에서는, 게이트절연막(106)의 구성재료로서 SiON을 이용했으나, SiO2 또는 HfSiON 등 다른 재료를 이용해도 좋음은 물론이다.
또, 이상의 제 1 내지 제 4 실시예 및 그 변형예에서는, 게이트콘택트 영역(105a)에서, 게이트전극(105, 105B)을 패터닝하기 위한 레지스트패턴의 레이아웃 주변이 두꺼워지지 않으므로, 게이트콘택트영역(105a)을 갖는 게이트전극을 근접시키는 구조일 경우에, 레지스트패턴끼리를 해상한계 가까이까지 접근시킬 수 있으며, 더욱이 충분한 접촉면적을 얻을 수 있다.
도 1의 (a)는, 본 발명의 제 1 실시예에 관한 반도체장치의 구조를 나타낸 평면도, (b)는 (a)의 Ib-Ib선에 대응하는 단면도, (c)는 (a)의 Ic-Ic선에 대응하는 단면도.
도 2의 (a) 및 (b)는, 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법을 나타낸 평면도.
도 3의 (a)는, 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법을 나타낸 평면도, (b)는 (a)의 IIIb-IIIb선에 대응하는 단면도, (c)는 (a)의 IIIc-IIIc선에 대응하는 단면도.
도 4의 (a)는, 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법을 나타낸 평면도, (b)는 (a)의 IVb-IVb선에 대응하는 단면도, (c)는 (a)의 IVc-IVc선에 대응하는 단면도.
도 5는, 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법을 나타낸 평면도이며, 도 4(a)의 변형예를 나타낸 평면도.
도 6의 (a)는, 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법을 나타낸 평면도, (b)는 (a)의 VIb-VIb선에 대응하는 단면도, (c)는 (a)의 VIc-VIc선에 대응하는 단면도.
도 7의 (a) 및 (b)는, 본 발명의 제 1 실시예에 관한 반도체장치 제조방법의 변형예를 나타낸 평면도.
도 8의 (a)는, 본 발명의 제 1 실시예에 관한 반도체장치 제조방법의 변형예 를 나타낸 평면도, (b)는 (a)의 VIIIb-VIIIb선에 대응하는 단면도, (c)는 (a)의 VIIIc-VIIIc선에 대응하는 단면도.
도 9의 (a)는, 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법의 변형예를 나타낸 평면도, (b)는 (a)의 IXb-IXb선에 대응하는 단면도, (c)는 (a)의 IXc-IXc선에 대응하는 단면도.
도 10의 (a)는, 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법의 변형예를 나타낸 평면도, (b)는 (a)의 Xb-Xb선에 대응하는 단면도, (c)는 (a)의 Xc-Xc선에 대응하는 단면도.
도 11의 (a)는, 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법의 변형예를 나타낸 평면도, (b)는 (a)의 XIb-XIb선에 대응하는 단면도, (c)는 (a)의 XIc-XIc선에 대응하는 단면도.
도 12의 (a)는, 본 발명의 제 2 실시예에 관한 반도체장치의 구조를 나타낸 평면도, (b)는 (a)의 XIIb-XIIb선에 대응하는 단면도.
도 13의 (a) 및 (b)는, 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법을 나타낸 평면도.
도 14의 (a) 및 (b)는, 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법을 나타낸 평면도.
도 15의 (a) 및 (b)는, 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법을 나타낸 평면도.
도 16의 (a) 및 (b)는, 본 발명의 제 2 실시예에 관한 반도체장치의 제조방 법을 나타낸 평면도.
도 17의 (a)는, 본 발명의 제 2 실시예에 관한 반도체장치 제조방법의 변형예를 나타낸 평면도, (b)는 (a)의 XVIIb-XVIIb선에 대응하는 단면도, (c)는 (a)의 XVIIc-XVIIc선에 대응하는 단면도.
도 18의 (a)는, 본 발명의 제 2 실시예에 관한 반도체장치 제조방법의 변형예를 나타낸 평면도, (b)는 (a)의 XVIIIb-XVIIIb선에 대응하는 단면도, (c)는 (a)의 XVIIIc-XVIIIc선에 대응하는 단면도.
도 19의 (a)는, 본 발명의 제 2 실시예에 관한 반도체장치 제조방법의 변형예를 나타낸 평면도, (b)는 (a)의 XIXb-XIXb선에 대응하는 단면도, (c)는 (a)의 XIXc-XIXc선에 대응하는 단면도.
도 20의 (a)는, 본 발명의 제 3 실시예에 관한 반도체장치의 구조를 나타낸 평면도, (b)는 (a)의 XXb-XXb선에 대응하는 단면도, (c)는 (a)의 XXc-XXc선에 대응하는 단면도.
도 21의 (a) 및 (b)는, 본 발명의 제 3 실시예에 관한 반도체장치의 제조방법을 나타낸 평면도.
도 22의 (a)는, 본 발명의 제 3 실시예에 관한 반도체장치의 제조방법을 나타낸 평면도, (b)는 (a)의 XXIIb-XXIIb선에 대응하는 단면도, (c)는 (a)의 XXIIc-XXIIc선에 대응하는 단면도.
도 23의 (a)는, 본 발명의 제 3 실시예에 관한 반도체장치의 제조방법을 나타낸 평면도, (b)는 (a)의 XXIIIb-XXIIIb선에 대응하는 단면도, (c)는 (a)의 XXIIIc-XXIIIc선에 대응하는 단면도.
도 24의 (a)는, 본 발명의 제 3 실시예에 관한 반도체장치 제 1 변형예의 구조를 나타낸 평면도, (b)는 (a)의 XXIVb-XXIVb선에 대응하는 단면도, (c)는 (a)의 XXIVc-XXIVc선에 대응하는 단면도.
도 25의 (a)는, 본 발명의 제 3 실시예에 관한 반도체장치 제 1 변형예의 제조방법을 나타낸 평면도, (b)는 (a)의 XXVb-XXVb선에 대응하는 단면도, (c)는 (a)의 XXVc-XXVc선에 대응하는 단면도.
도 26의 (a)는, 본 발명의 제 3 실시예에 관한 반도체장치 제 1 변형예의 제조방법을 나타낸 평면도, (b)는 (a)의 XXVIb-XXVIb선에 대응하는 단면도, (c)는 (a)의 XXVIc-XXVIc선에 대응하는 단면도.
도 27의 (a)는, 본 발명의 제 3 실시예에 관한 반도체장치 제 2 변형예의 제조방법을 나타낸 평면도, (b)는 (a)의 XXVIIb-XXVIIb선에 대응하는 단면도, (c)는 (a)의 XXVIIc-XXVIIc선에 대응하는 단면도.
도 28의 (a)는, 본 발명의 제 3 실시예에 관한 반도체장치 제 2 변형예의 제조방법을 나타낸 평면도, (b)는 (a)의 XXVIIIb-XXVIIIb선에 대응하는 단면도, (c)는 (a)의 XXVIIIc-XXVIIIc선에 대응하는 단면도.
도 29의 (a)는, 본 발명의 제 4 실시예에 관한 반도체장치의 구조를 나타낸 평면도, (b)는 (a)의 XXIXb-XXIXb선에 대응하는 단면도.
도 30의 (a) 및 (b)는, 본 발명의 제 4 실시예에 관한 반도체장치의 제조방법을 나타낸 평면도.
도 31의 (a)는, 본 발명의 제 4 실시예에 관한 반도체장치의 제조방법을 나타낸 평면도, (b)는 (a)의 XXXIb-XXXIb선에 대응하는 단면도, (c)는 (a)의 XXXIc-XXXIc선에 대응하는 단면도.
도 32의 (a)는, 본 발명의 제 4 실시예에 관한 반도체장치의 제조방법을 나타낸 평면도, (b)는 (a)의 XXXIIb-XXXIIb선에 대응하는 단면도, (c)는 (a)의 XXXIIc-XXXIIc선에 대응하는 단면도.
도 33의 (a)는, 본 발명의 제 4 실시예에 관한 반도체장치의 제조방법을 나타낸 평면도, (b)는 (a)의 XXXIIIb-XXXIIIb선에 대응하는 단면도, (c)는 (a)의 XXXIIIc-XXXIIIc선에 대응하는 단면도.
도 34의 (a)는, 본 발명의 제 4 실시예에 관한 반도체장치의 제조방법을 나타낸 평면도, (b)는 (a)의 XXXIVb-XXXIVb선에 대응하는 단면도, (c)는 (a)의 XXXIVc-XXXIVc선에 대응하는 단면도.
도 35는 종래 반도체장치의 구성도.
도 36의 (a) 및 (b)는, 종래의 반도체장치에서 발생하는 코너라운딩 현상을 설명하기 위한 평면도.
[도면의 주요 부분에 대한 부호의 설명]
101 : 반도체기판 102 : 소자분리영역
103a, 103b : 활성영역 104a : n형 소스드레인영역
104b : p형 소스드레인영역 105, 105B, 105C : 게이트전극
105a : 게이트콘택트영역 105b : 배선영역
105c, a, b : 단차부 106 : 게이트절연막
107 : 측벽 108 : 마스크막
109, 109a, 109b, 110, 110a, 110b : 레지스트패턴
111 : 비정질실리콘막

Claims (18)

  1. 반도체기판에 형성된 소자분리영역과,
    상기 소자분리영역으로 둘러싸인 활성영역과,
    상기 소자분리영역 및 상기 활성영역 상에 형성되며, 상기 소자분리영역 상에 상기 활성영역 상에 비해 게이트 길이방향의 패턴 폭이 큰 제 1 영역을 갖는 제 1 게이트전극을 구비하고,
    상기 제 1 게이트전극의 상기 제 1 영역은, 막 두께가 상기 활성영역 상의 막 두께와 다른 부분을 갖는 반도체장치.
  2. 청구항 1에 있어서,
    상기 제 1 게이트전극의 상기 제 1 영역은, 게이트 콘택트영역 또는 배선영역인 반도체장치.
  3. 청구항 1에 있어서,
    상기 활성영역 근방의 상기 제 1 영역에 존재하는 굴곡부는, 평면형상이 직각형상인 반도체장치.
  4. 청구항 1 내지 3 중 어느 한 항에 있어서,
    상기 제 1 게이트전극의 상기 제 1 영역은, 상기 제 1 게이트전극의 상기 활 성영역 상의 막 두께보다 얇은 막 두께 부분을 갖는 반도체장치.
  5. 청구항 1 내지 3 중 어느 한 항에 있어서,
    상기 제 1 게이트전극의 상기 제 1 영역은, 상기 제 1 게이트전극의 상기 활성영역 상의 막 두께보다 두꺼운 막 두께 부분을 갖는 반도체장치.
  6. 청구항 1 내지 3 중 어느 한 항에 있어서,
    상기 소자분리영역 및 상기 활성영역 상에 상기 제 1 게이트전극과 나열 형성되며, 상기 소자분리영역 상에 상기 활성영역 상에 비해 게이트 길이방향의 패턴 폭이 큰 제 2 영역을 갖는 제 2 게이트전극을 구비하고,
    상기 활성영역 상의 상기 제 1 게이트전극의 막 두께는, 상기 활성영역 상의 상기 제 2 게이트전극의 막 두께와 다른 반도체장치.
  7. 청구항 6에 있어서,
    상기 제 1 게이트전극의 상기 제 1 영역은, 상기 제 1 게이트전극의 상기 활성영역 상의 막 두께보다 얇은 막 두께 부분을 가지며,
    상기 제 2 게이트전극의 상기 제 2 영역은, 상기 제 2 게이트전극의 상기 활성영역 상의 막 두께보다 두꺼운 막 두께 부분을 갖는 반도체장치.
  8. 청구항 6에 있어서,
    상기 활성영역 근방의 상기 제 2 영역에 존재하는 굴곡부는, 평면형상이 직각형상인 반도체장치.
  9. 청구항 1에 있어서,
    상기 활성영역 상의 상기 제 1 게이트전극과 상기 활성영역과의 사이에 형성된 게이트절연막과,
    상기 활성영역의 상기 제 1 게이트전극 양 측방 아래영역에 형성된 제 1 소스드레인영역을 추가로 구비하는 반도체장치.
  10. 청구항 9에 있어서,
    상기 제 1 게이트전극 측면 상에 형성된 측벽과,
    상기 활성영역의 상기 측벽 외측방 아래영역에 형성된 제 2 소스드레인영역을 추가로 구비하는 반도체장치.
  11. 반도체기판에 소자분리영역과 상기 소자분리영역으로 둘러싸인 활성영역을 형성하는 공정(a)과,
    상기 소자분리영역 및 상기 활성영역 상에 게이트전극 형성막을 형성하는 공정(b)과,
    상기 게이트전극 형성막 상에, 상기 소자분리영역 및 상기 활성영역에 걸쳐지는 직선형상의 제 1 마스크부를 형성하는 공정(c)과,
    상기 소자분리영역 상에 위치하는 상기 게이트전극 형성막 상에, 제 2 마스크부를 형성하는 공정(d)과,
    상기 공정(c) 및 공정(d) 후에, 상기 제 1 마스크부 및 상기 제 2 마스크부를 이용하여 상기 게이트전극 형성막을 에칭함으로써, 상기 소자분리영역 상에 상기 활성영역 상에 비해 게이트 길이방향의 패턴 폭이 큰 제 1 영역을 갖는 제 1 게이트전극을 형성하는 공정(e)을 구비하며,
    상기 제 1 마스크부는, 상기 제 2 마스크부와 다른 마스크구성을 갖고,
    상기 공정(e)에 있어서 상기 제 1 마스크부와 상기 제 2 마스크부는, 서로 일부가 겹치도록 형성되는 반도체장치 제조방법.
  12. 청구항 11에 있어서,
    상기 공정(c)은, 상기 게이트전극 형성막 상에 마스크막을 형성하는 공정(c1)과, 상기 마스크막 상에, 상기 소자분리영역 및 상기 활성영역에 걸쳐지는 직선형상의 제 1 레지스트패턴을 형성하는 공정(c2)과, 상기 제 1 레지스트패턴을 마스크로 이용하여 적어도 상기 마스크막을 에칭함으로써, 패터닝된 상기 마스크막을 갖는 상기 제 1 마스크부를 형성하는 공정(c3)과, 상기 공정(c3) 후에 상기 제 1 레지스트패턴을 제거하는 공정(c4)을 가지며,
    상기 공정(d)은, 상기 공정(c) 후에 실시하고, 상기 소자분리영역 상에 위치하는 상기 게이트전극 형성막 상에, 상기 제 1 마스크부의 적어도 일부 및 상기 제 1 영역을 피복하는 제 2 레지스트패턴으로 이루어지는 상기 제 2 마스크부를 형성 하는 공정을 포함하며,
    상기 공정(e)에서는, 상기 마스크막을 갖는 상기 제 1 마스크부 및 상기 제 2 레지스트패턴으로 이루어지는 상기 제 2 마스크부를 마스크로, 상기 게이트전극 형성막을 에칭함으로써 상기 제 1 게이트전극을 형성하는 반도체장치 제조방법.
  13. 청구항 11에 있어서,
    상기 공정(c)은, 상기 게이트전극 형성막 상에, 상기 소자분리영역 및 상기 활성영역에 걸친 직선형상의 제 1 레지스트패턴을 형성하는 공정(c1)과, 상기 제 1 레지스트패턴을 마스크로 이용하여, 상기 게이트전극 형성막 상부를 에칭함으로써, 상기 게이트전극 형성막으로 이루어지는 상기 제 1 마스크부를 형성하는 공정(c2)과, 상기 공정(c2) 후에 상기 제 1 레지스트패턴을 제거하는 공정(c3)을 갖고,
    상기 공정(d)은, 상기 공정(c) 후에 실시하며, 상기 소자분리영역 상에 위치하는 상기 게이트전극 형성막 상에, 상기 제 1 마스크부의 적어도 일부 및 상기 제 1 영역을 피복하는 제 2 레지스트패턴으로 이루어지는 상기 제 2 마스크부를 형성하는 공정을 포함하고,
    상기 공정(e)에서는, 상기 게이트전극 형성막으로 이루어지는 상기 제 1 마스크부 및 상기 제 2 레지스트패턴으로 이루어지는 상기 제 2 마스크부를 마스크로 하여, 상기 게이트전극 형성막을 에칭함으로써 상기 제 1 게이트전극을 형성하는 반도체장치 제조방법.
  14. 청구항 11에 있어서,
    상기 공정(d)은, 상기 게이트전극 형성막 상에 마스크막을 형성하는 공정(d1)과, 상기 소자분리영역 상에 위치하는 상기 마스크막 상에 상기 제 1 영역을 피복하는 제 1 레지스트패턴을 형성하는 공정(d2)과, 상기 제 1 레지스트패턴을 마스크로 이용하여, 적어도 상기 마스크막을 에칭함으로써, 패터닝된 상기 마스크막을 갖는 상기 제 2 마스크부를 형성하는 공정(d3)과, 상기 공정(d3) 후에 상기 제 1 레지스트패턴을 제거하는 공정(d4)을 가지며,
    상기 공정(c)은, 상기 공정(d) 후에 실시하고, 상기 게이트전극 형성막 상에, 상기 제 2 마스크부의 일부를 피복하며, 또 상기 소자분리영역 및 상기 활성영역에 걸쳐지는 직선형상의 제 2 레지스트패턴으로 이루어지는 상기 제 1 마스크부를 형성하는 공정을 포함하며,
    상기 공정(e)에서는, 상기 제 2 레지스트패턴으로 이루어지는 상기 제 1 마스크부 및 상기 마스크막을 갖는 상기 제 2 마스크부를 마스크로 하여, 상기 게이트전극 형성막을 에칭함으로써 상기 제 1 게이트전극을 형성하는 반도체장치 제조방법.
  15. 청구항 11에 있어서,
    상기 공정(d)은, 상기 소자분리영역 상에 위치하는 상기 게이트전극 형성막 상에, 상기 제 1 영역을 피복하는 제 1 레지스트패턴을 형성하는 공정(d1)과, 상기 제 1 레지스트패턴을 마스크로 이용하여, 적어도 상기 게이트전극 형성막의 상부를 에칭함으로써, 상기 게이트전극 형성막으로 이루어지는 상기 제 2 마스크부를 형성하는 공정(d2)과, 상기 공정(d2) 후에 상기 제 1 레지스트패턴을 제거하는 공정(d3)을 가지며,
    상기 공정(c)은, 상기 공정(d) 후에 실시하여, 상기 게이트전극 형성막 상에, 상기 제 2 마스크부의 일부를 피복하며, 또 상기 소자분리영역 및 상기 활성영역에 걸쳐지는 직선형상의 제 2 레지스트패턴으로 이루어지는 상기 제 1 마스크부를 형성하는 공정을 포함하고,
    상기 공정(e)에서는, 상기 제 2 레지스트패턴으로 이루어지는 상기 제 1 마스크부 및 상기 게이트전극 형성막으로 이루어지는 상기 제 2 마스크부를 마스크로 하여, 상기 게이트전극 형성막을 에칭함으로써 상기 제 1 게이트전극을 형성하는 반도체장치 제조방법.
  16. 청구항 11∼15 중 어느 한 항에 있어서,
    상기 공정(c)은, 상기 제 1 마스크부를 형성함과 더불어, 상기 소자분리영역 상에 위치하는 상기 게이트전극 형성막 상에 제 3 마스크부를 형성하는 공정을 포함하며,
    상기 공정(d)은, 상기 제 2 마스크부를 형성함과 더불어, 상기 게이트전극 형성막 상에, 상기 소자분리영역 및 상기 활성영역에 걸쳐지는 직선형상의 제 4 마스크부를 형성하는 공정을 포함하고,
    상기 공정(e)은, 상기 제 1 게이트전극을 형성함과 더불어, 상기 제 3 마스 크부 및 상기 제 4 마스크부를 이용하여 상기 게이트전극 형성막을 에칭함으로써, 상기 소자분리영역 상에, 상기 활성영역 상에 비해 게이트 길이방향의 패턴 폭이 큰 제 2 영역을 갖는 제 2 게이트전극을 형성하는 공정을 포함하며,
    상기 제 3 마스크부는, 상기 제 4 마스크부와 다른 마스크 구성을 갖고,
    상기 공정(e)에 있어서, 상기 제 3 마스크부와 상기 제 4 마스크부는, 서로 일부가 겹치도록 형성되는 반도체장치의 제조방법.
  17. 청구항 11에 있어서,
    상기 공정(c)은, 상기 게이트전극 형성막 상에 제 1 마스크막 및 제 2 마스크막을 순차 형성하는 공정(c1)과, 상기 제 2 마스크막 상에, 상기 소자분리영역 및 상기 활성영역에 걸쳐지는 직선형상의 제 1 레지스트패턴을 형성하는 공정(c2)과, 상기 제 1 레지스트패턴을 마스크로 이용하여 적어도 상기 제 2 마스크막을 에칭함으로써, 패터닝된 상기 제 2 마스크막을 갖는 상기 제 1 마스크부를 형성하는 공정(c3)과, 상기 공정(c3) 후에 상기 제 1 레지스트패턴을 제거하는 공정(c4)을 가지며,
    상기 공정(d)은, 상기 공정(c) 후에 실시하고, 상기 소자분리영역 상에 위치하는 상기 제 1 마스크막 상에, 상기 제 1 마스크부의 적어도 일부 및 상기 제 1 영역을 피복하는 제 2 레지스트패턴을 형성하는 공정(d1)과, 상기 제 2 레지스트패턴 및 상기 제 1 마스크부의 상기 제 2 마스크막을 마스크로 하여, 상기 제 1 마스크막을 에칭함으로써, 패터닝된 상기 제 1 마스크막으로 이루어지는 상기 제 2 마 스크부를 형성하는 공정(d2)과, 상기 공정(d2) 후에 상기 제 2 레지스트패턴을 제거하는 공정(d3)을 가지며,
    상기 공정(e)에서는, 상기 제 2 마스크막을 갖는 상기 제 1 마스크부 및 상기 제 1 마스크막으로 이루어지는 상기 제 2 마스크부를 마스크로 하여, 상기 게이트전극 형성막을 에칭함으로써 상기 제 1 게이트전극을 형성하는 반도체장치의 제조방법.
  18. 청구항 11에 있어서,
    상기 공정(d)은, 상기 게이트전극 형성막 상에, 제 1 마스크막 및 제 2 마스크막을 순차 형성하는 공정(d1)과, 상기 소자분리영역 상에 위치하는 상기 제 2 마스크막 상에, 상기 제 1 영역을 피복하는 제 1 레지스트패턴을 형성하는 공정(d2)과, 상기 제 1 레지스트패턴을 마스크로 이용하여, 적어도 상기 제 2 마스크막을 에칭함으로써, 패터닝된 상기 제 2 마스크막을 갖는 상기 제 2 마스크부를 형성하는 공정(d3)과, 상기 공정(d3) 후에 상기 제 1 레지스트패턴을 제거하는 공정(d4)을 가지며,
    상기 공정(c)은, 상기 공정(d) 후에 실시하고, 상기 제 1 마스크막 상에, 상기 제 2 마스크부의 일부를 피복하며, 또 상기 소자분리영역 및 상기 활성영역에 걸쳐지는 직선형상의 제 2 레지스트패턴을 형성하는 공정(c1)과, 상기 제 2 레지스트패턴 및 상기 제 2 마스크부의 상기 제 2 마스크막을 마스크로 하여, 상기 제 1 마스크막을 에칭함으로써, 패터닝된 상기 제 1 마스크막으로 이루어지는 상기 제 1 마스크부를 형성하는 공정(c2)과, 상기 공정(c2) 후에 제 2 레지스트패턴을 제거하는 공정(c3)을 가지며,
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