WO2021241072A1 - 半導体装置 - Google Patents

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WO2021241072A1
WO2021241072A1 PCT/JP2021/015887 JP2021015887W WO2021241072A1 WO 2021241072 A1 WO2021241072 A1 WO 2021241072A1 JP 2021015887 W JP2021015887 W JP 2021015887W WO 2021241072 A1 WO2021241072 A1 WO 2021241072A1
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region
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semiconductor device
semiconductor
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謙一 大久保
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • This disclosure relates to semiconductor devices.
  • the present disclosure has been made in view of such circumstances, and one of the purposes of the present disclosure is to provide a semiconductor device capable of increasing the withstand voltage of a field effect transistor while suppressing an increase in the number of steps.
  • the semiconductor device includes a semiconductor substrate and a field effect transistor provided on the first main surface side of the semiconductor substrate.
  • the field-effect transistor has a semiconductor region in which a channel is formed, a first conductive type source region located on one side of the semiconductor region in the gate length direction, and a first position located on the other side in the gate length direction. 1 It has a conductive type drain region and a drain electrode connected to the drain region.
  • the drain region includes a first high-concentration layer having a high concentration of impurities of the first conductive type, a low-concentration layer having a low concentration of impurities of the first conductive type, and a first conductive type from the semiconductor region to the drain electrode side. It has a structure in which the second high-concentration layer having a high impurity concentration is connected in this order.
  • the low concentration layer in the drain region can be composed of, for example, a part of the well diffusion layer. Further, by providing the low concentration layer, the resistance of the drain region can be increased, and the withstand voltage between the source and the drain can be increased. This makes it possible to provide a semiconductor device capable of increasing the withstand voltage of the field effect transistor while suppressing an increase in the number of steps.
  • FIG. 1A is a plan view showing a configuration example 1 of a semiconductor device according to the embodiment of the present disclosure.
  • FIG. 1B is a cross-sectional view showing a configuration example 1 of a semiconductor device according to the embodiment of the present disclosure.
  • FIG. 1C is a cross-sectional view showing a configuration example 1 of a semiconductor device according to the embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view showing a configuration example 2 of the semiconductor device according to the embodiment of the present disclosure.
  • FIG. 3A is a plan view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 3B is a cross-sectional view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 1A is a plan view showing a configuration example 1 of a semiconductor device according to the embodiment of the present disclosure.
  • FIG. 1B is a cross-sectional view showing a configuration example 1 of a semiconductor device
  • FIG. 3C is a cross-sectional view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 4A is a plan view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 4B is a cross-sectional view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 4C is a cross-sectional view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 5A is a plan view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 5B is a cross-sectional view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
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  • FIG. 6C is a cross
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  • FIG. 11B is a cross-sectional view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 11C is a cross-sectional view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 11A is a plan view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 11B is a cross-sectional view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 11C is a cross
  • FIG. 12A is a plan view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
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  • FIG. 12C is a cross-sectional view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 13A is a plan view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 13B is a cross-sectional view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 13C is a cross-sectional view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 14A is a plan view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 14B is a cross-sectional view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 14C is a cross-sectional view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 15A is a plan view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 15B is a cross-sectional view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 15C is a cross-sectional view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 16A is a plan view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 16B is a cross-sectional view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 16C is a cross-sectional view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 16A is a plan view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 16B is a cross-sectional view showing the manufacturing method of the semiconductor device according to the embodiment of the present disclosure in the order of processes.
  • FIG. 16C is a cross
  • FIG. 17 is a cross-sectional view showing a modification 1 of the semiconductor device according to the embodiment of the present disclosure.
  • FIG. 18 is a cross-sectional view showing a modification 2 of the semiconductor device according to the embodiment of the present disclosure.
  • FIG. 19 is a cross-sectional view showing a modification 3 of the semiconductor device according to the embodiment of the present disclosure.
  • FIG. 20 is a cross-sectional view showing a modification 4 of the semiconductor device according to the embodiment of the present disclosure.
  • FIG. 21 is a cross-sectional view showing a modification 5 of the semiconductor device according to the embodiment of the present disclosure.
  • the direction may be explained by using the words in the X-axis direction, the Y-axis direction, and the Z-axis direction.
  • the X-axis direction and the Y-axis direction are directions parallel to the surface 2a of the semiconductor substrate 2.
  • the X-axis direction is also the gate length direction of the MOS transistors 10 to 10F.
  • the X-axis direction and the Y-axis direction are also referred to as horizontal directions.
  • the Z-axis direction is a direction that intersects the surface 2a of the semiconductor substrate 2 perpendicularly.
  • the X-axis direction, the Y-axis direction, and the Z-axis direction are orthogonal to each other.
  • the first conductive type is N type and the second conductive type is P type will be exemplified.
  • + attached to P or N indicating the conductive type means a semiconductor region having a relatively high impurity concentration as compared with the semiconductor region not marked with +.
  • -Attached to P and N means a semiconductor region having a relatively low impurity concentration as compared with a semiconductor region not marked with-.
  • the impurity concentrations of the respective semiconductor regions are exactly the same.
  • FIG. 1A is a plan view showing a configuration example 1 of the semiconductor device 1 according to the embodiment of the present disclosure.
  • 1B and 1C are cross-sectional views showing a configuration example 1 of the semiconductor device 1 according to the embodiment of the present disclosure.
  • FIG. 1B shows a cross section of the plan view shown in FIG. 1A cut along the line X1-X1'.
  • FIG. 1B shows a cross section of the plan view shown in FIG. 1A cut along the Y1-Y1'line.
  • the interlayer insulating film 45 is not shown in order to facilitate understanding of the structure made of flat paper.
  • the semiconductor device 1 includes a semiconductor substrate 2 and a first conductive type (for example, N type) MOS (Metal Oxide Semiconductor) transistor 10 provided on the semiconductor substrate 2.
  • a first conductive type for example, N type
  • MOS Metal Oxide Semiconductor
  • the semiconductor substrate 2 is made of, for example, single crystal silicon.
  • the semiconductor substrate 2 has a front surface 2a (an example of the "first main surface” of the present disclosure) and a back surface located on the opposite side of the front surface 2a.
  • the MOS transistor 10 is provided on the surface 2a side of the semiconductor substrate 2.
  • the semiconductor device 1 includes a P-type well diffusion layer PWL provided on the semiconductor substrate 2, an N-type well diffusion layer NWL provided on the semiconductor substrate 2, and an STI layer (Shallow) provided on the semiconductor substrate 2. (Trench Isolation) 40 and.
  • the STI layer 40 is an example of the "insulation separation layer" of the present disclosure.
  • the MOS transistor 10 is an N-type semiconductor region 11 having a second conductive type (for example, P type) in which a channel is formed, and an N-type semiconductor region 11 located on one side in the gate length direction (for example, the X-axis direction) of the semiconductor region 11.
  • the semiconductor region 11 is a part of the semiconductor substrate 2 and is composed of P-type single crystal silicon.
  • the semiconductor region 11 is formed by etching a part of the P-type well diffusion layer PWL from the surface 2a side of the semiconductor substrate 2.
  • the shape of the semiconductor region 11 is a Fin shape.
  • a trench H1 is provided on one side of the semiconductor region 11 in the Y-axis direction orthogonal to the X-axis direction which is the gate length direction of the MOS transistor 10, and the trench H1 is provided on the other side of the semiconductor region 11. Is provided with a trench H2.
  • the STI layer 40 is provided at the bottom of the trenches H1 and H2.
  • the STI layer 40 is made of an insulating film such as SiO 2 or the like.
  • the gate insulating film 21 is provided so as to cover the upper surface 11a, the first side surface 11b, and the second side surface 11c of the semiconductor region 11 having a fin shape.
  • the upper surface 11a is a part of the surface 2a of the semiconductor substrate 2 and is parallel to the horizontal direction (that is, the X-axis direction and the Y-axis direction).
  • the first side surface 11b is located on one side of the upper surface 11a in the Y-axis direction.
  • the second side surface 11c is located on the other side of the upper surface 11a in the Y-axis direction.
  • the gate insulating film 21 is made of, for example, a silicon oxide film (SiO 2 film).
  • the gate electrode 31 covers the semiconductor region 11 via the gate insulating film 21.
  • the gate electrode 31 has a first portion 311 facing the upper surface 11a of the semiconductor region 11 via the gate insulating film 21, and a second portion 312 facing the first side surface 11b of the semiconductor region 11 via the gate insulating film 21. It has a second side surface 11c of the semiconductor region 11 and a third portion 313 facing each other via the gate insulating film 21.
  • the second part 312 and the third part 313 are connected to the lower surface of the first part 311 respectively.
  • the second portion 312 is arranged in the trench H1 and the third portion 313 is arranged in the trench H2.
  • the semiconductor region 11 is sandwiched from the Y-axis direction by the second portion 312 and the third portion 313 of the gate electrode 31.
  • the gate electrode 31 can simultaneously apply a gate voltage to the upper surface 11a, the first side surface 11b, and the second side surface 11c of the semiconductor region 11. That is, the gate electrode 31 can simultaneously apply the gate voltage to the semiconductor region 11 from a total of three directions, the upper side and the left and right sides. This makes it possible for the gate electrode 31 to completely deplete the semiconductor region 11.
  • the gate electrode 31 is made of, for example, a metal such as tungsten (W).
  • the gate electrode 31 may be made of a polysilicon (Poly—Si) film doped with impurities.
  • the MOS transistor 10 may be called a MOS transistor having a digging gate structure because the second portion 312 and the third portion 313 of the gate electrode 31 are arranged in the trenches H1 and H2.
  • the MOS transistor 10 may be referred to as a FinFET (FinFET: FinField Effect Transistor) because the semiconductor region 11 has a fin shape.
  • the MOS transistor 10 may be referred to as a digging FinFET because of the above two shapes.
  • the source region 13 is composed of an N-type high-concentration layer.
  • the source electrode 33 is provided on the source region 13.
  • the source electrode 33 is made of a metal such as tungsten (W).
  • the drain region 15 has an N-type first high-concentration layer 151, an N-type low-concentration layer 152, and an N-type second high-concentration layer 153.
  • the N-type low-concentration layer 152 is composed of, for example, an N-type well diffusion layer NWL.
  • the drain region 15 has a structure in which the first high-concentration layer 151, the low-concentration layer 152, and the second high-concentration layer 153 are connected in this order from the semiconductor region 11 to the drain electrode 35 side.
  • the drain region 15 includes a first connection region R1 in which the first high-concentration layer 151 and the low-concentration layer 152 are connected in the Z-axis direction, which is the thickness direction of the semiconductor substrate 2, and a low-concentration layer 152 in the Z-axis direction. It has a second connection region R2 to which the second high density layer 153 and the second high concentration layer 153 are connected.
  • the first high-concentration layer 151, the low-concentration layer 152, and the second high-concentration layer 153 are connected in series from the semiconductor region 11 to the drain electrode 35 side in this order.
  • the drain electrode 35 is provided on the second high concentration layer 153.
  • the drain electrode 35 is made of a metal such as tungsten (W).
  • a trench H3 is provided between the first high-concentration layer 151 and the second high-concentration layer 153.
  • the trench H3 is provided from the surface 2a of the semiconductor substrate 2 to the upper part of the low concentration layer 152 in the Z-axis direction.
  • the STI layer 40 is provided at the bottoms of the trenches H1 and H2 located on both sides of the semiconductor region 11 and the trench H3.
  • electrons as carriers flow from the first high-concentration layer 151 through the low-concentration layer 152 under the STI layer 40 to the second high-concentration layer 153.
  • the current path of the drain current in the low concentration layer 152 is extended in the Z-axis direction by the thickness of the STI layer 40.
  • FIG. 2 is a cross-sectional view showing a configuration example 2 of the semiconductor device 1 according to the embodiment of the present disclosure.
  • the semiconductor device 1 according to the embodiment may include a MOS transistor 10A (an example of the “field effect transistor” of the present disclosure).
  • MOS transistor 10A an example of the “field effect transistor” of the present disclosure.
  • the main structural differences between the MOS transistor 10A and the MOS transistor 10 shown in FIGS. 1A to 1C are that the source region and the drain region have an LDD structure, and that the gate electrode and the like are provided with sidewalls. There is a point.
  • the source region 13 of the MOS transistor 10A has an N-type low-concentration layer 130 and an N-type high-concentration layer 131.
  • the low-concentration layer 130 and the high-concentration layer 131 are connected in series from the semiconductor region 11 to the source electrode 33 side in this order.
  • the source electrode 33 is provided on the high concentration layer 131.
  • the drain region 15 of the MOS transistor 10A includes an N-type first low-concentration layer 150, an N-type first high-concentration layer 151, an N-type second low-concentration layer 152, and an N-type second high-concentration layer. With 153.
  • the first low-concentration layer 150, the first high-concentration layer 151, the low-concentration layer 152, and the second high-concentration layer 153 are connected from the semiconductor region 11 to the drain electrode 35 side in this order.
  • the second low-concentration layer 152 is an example of the "low-concentration layer" of the present disclosure.
  • the second low-concentration layer 152 is composed of an N-type well diffusion layer NWL.
  • FIG. 2 shows a case where the first low-concentration layer 150 is partially connected to the second low-concentration layer 152 in the Z-axis direction, but these are merely examples.
  • the first low-concentration layer 150 may be connected to the second low-concentration layer 152 only via the first high-concentration layer. That is, the first low-concentration layer 150 does not have to be directly connected to the second low-concentration layer 152.
  • the sidewall 16 is provided on the side surface of the source region 13, each side surface of the first high concentration layer 151 and the second high concentration layer 153 of the drain region 15, and the side surface of the first portion 311 of the gate electrode 31. ..
  • FIG. 2 illustrates a case where the insulating film 22 is interposed between the sidewall 16 and each of the above-mentioned side surfaces, the insulating film 22 may not be provided.
  • the insulating film 22 is, for example, a SiO 2 film, and is a film formed at the same time as the gate insulating film 21.
  • the STI layer 40 is provided not only on the second low-concentration layer 152 of the MOS transistor 10A but also around the MOS transistor 10A.
  • the MOS transistor 10A is electrically separated from other elements provided on the surface 2a side of the semiconductor substrate 2 by the STI layer 40 provided around the MOS transistor 10A. Examples of other elements include transistors other than the MOS transistor 10A, resistance elements, capacitive elements, and the like. Other elements may be formed using a CMOS process, similar to the MOS transistor 10A.
  • FIG. nA (n is an integer of 3 or more and 16 or less) is a plan view
  • FIG. nB is a sectional view of FIG. nA cut along the Xn-Xn'line
  • FIG. It is sectional drawing which cut at the Yn-Yn'line.
  • the semiconductor device 1 includes a film forming device (including a CVD (Chemical Vapor Deposition) device, a thermal oxidation furnace, a sputtering device, and a resist coating device), an exposure device, an ion implantation device, an annealing device, an etching device, and a CMP (Chemical Vapor Deposition) device.
  • a film forming device including a CVD (Chemical Vapor Deposition) device, a thermal oxidation furnace, a sputtering device, and a resist coating device
  • an exposure device including a CVD (Chemical Vapor Deposition) device, a thermal oxidation furnace, a sputtering device, and a resist coating device
  • an exposure device including a CVD (Chemical Vapor Deposition) device, a thermal oxidation furnace, a sputtering device, and a resist coating device
  • an exposure device including a CVD (Chemical Vapor Deposition) device
  • the manufacturing apparatus forms an N-type well diffusion layer NWL and a P-type well diffusion layer PWL on the surface 2a side of the semiconductor substrate 2.
  • the manufacturing apparatus partially etches the surface 2a side of the semiconductor substrate 2.
  • the manufacturing apparatus forms the trenches H1 to H3.
  • the manufacturing apparatus uses a CVD method to form a SiO 2 film 40'on a semiconductor substrate, and embeds trenches H1 to H3.
  • the SiO 2 film 40' is subjected to CMP treatment to be flattened.
  • the manufacturing apparatus etches the SiO 2 film 40'.
  • the upper surface 11a of the semiconductor region 11, a part of the first side surface 11b, and a part of the second side surface 11c are exposed from the SiO 2 film 40'.
  • the STI layer 40 is formed from the SiO 2 film 40'in the trench H1 to H3.
  • the manufacturing apparatus thermally oxidizes the semiconductor substrate 2.
  • the gate insulating film 21' is formed on the upper surface 11a of the semiconductor region 11 exposed from the STI layer 40, a part of the first side surface 11b, and a part of the second side surface 11c, respectively. Is formed.
  • the manufacturing apparatus uses a CVD method to form a polysilicon (Poly—Si) film on the semiconductor substrate 2 and embed the trenches H1 to H3.
  • the manufacturing apparatus uses a CVD method to form a silicon nitride film (SiN film) on the polysilicon film.
  • the manufacturing apparatus forms a resist pattern (not shown) on the SiN film.
  • the resist pattern has a shape that covers the region where the gate electrode is formed and opens the other region.
  • the manufacturing apparatus uses the resist pattern as a mask to etch and remove the SiN film and the polysilicon film. In this etching, a SiO 2 film such as the gate insulating film 21'and the STI layer 40 is used as the etching stopper layer.
  • the polysilicon film 61 having the shape of the gate electrode and the SiN film 63 are formed in the semiconductor region 11 via the gate insulating film 21'.
  • the manufacturing apparatus then removes the resist pattern.
  • the manufacturing apparatus uses the SiN film 63 having the shape of the gate electrode as a mask to ion-implant N-type impurities on the surface 2a side of the semiconductor substrate 2.
  • the manufacturing apparatus has a low-concentration layer 130 in the source region, a first low-concentration layer 150 and a third low-concentration layer in the drain region on the surface 2a side of the semiconductor substrate 2.
  • the channel region of the MOS transistor 10A is a region between the low concentration layer 130 in the source region and the first low concentration layer 150 in the drain region.
  • the N-type low-concentration layers 130 and 150 that define the range of the channel region are formed by ion implantation using a SiN film having the shape of a gate electrode as a mask. Therefore, for example, the relative misalignment of the channel region with respect to the gate electrode can be reduced as compared with the case where the range of the channel region is defined by the N-type well diffusion layer, and the channel length is stabilized. be able to. This makes it possible to reduce the variation in the characteristics of the MOS transistor.
  • the manufacturing apparatus forms a SiN film 16'on the semiconductor substrate 2.
  • the manufacturing apparatus etches back the SiN film 16'.
  • the manufacturing apparatus forms the sidewall 16 from the SiN film 16'.
  • the manufacturing apparatus uses the SiN film 63 and the sidewall 16 as masks to etch and remove the gate insulating film 21'.
  • the surfaces of the low-concentration layer 130, the first low-concentration layer 150, and the third low-concentration layer 154 are exposed from below the gate insulating film 21'.
  • a gate insulating film 21 and an insulating film 22 covering the channel region are formed.
  • the insulating film 22 was left between the low-concentration layer 130 and the sidewall 16, between the first low-concentration layer 150 and the sidewall 16, and between the third low-concentration layer 154 and the sidewall 16.
  • the gate insulating film 21' was left between the low-concentration layer 130 and the sidewall 16, between the first low-concentration layer 150 and the sidewall 16, and between the third low-concentration layer 154 and the sidewall 16.
  • the manufacturing apparatus includes a portion of the low-concentration layer 130 and the first low-concentration layer 150 exposed from below the sidewall 16 and a third low-concentration layer 154. Is etched and removed to form the recess 71. The manufacturing apparatus performs etching on the bottom surface of the recess 71 until the P-type well diffusion layer PWL or the N-type well diffusion layer NWL is exposed.
  • the manufacturing apparatus selectively epitaxially grows silicon containing a high concentration of N-type impurities on the semiconductor substrate 2.
  • the high-concentration layer 131 in the source region and the first high-concentration layer 151 and the second high-concentration layer 153 in the drain region are formed in the recess 71, respectively.
  • the manufacturing apparatus uses the CVD method to form the interlayer insulating film 45 on the semiconductor substrate 2.
  • the manufacturing apparatus applies CMP treatment to the surface of the interlayer insulating film 45 to flatten the surface of the interlayer insulating film 45 and remove the SiN film 63.
  • the manufacturing apparatus exposes the surface of the polysilicon film 61 from under the interlayer insulating film 45.
  • this CMP step since the surface of the SiN film 63 before grinding is flat and has no steps, the SiN film 63 can be uniformly scraped. As a result, it is possible to prevent the SiN film 63 from remaining and to prevent the surface of the interlayer insulating film 45 and the surface of the polysilicon film 61 after the CMP treatment from being stepped or tilted.
  • the manufacturing apparatus etches and removes the polysilicon film 61. As a result, as shown in FIGS. 16A to 16C, the manufacturing apparatus forms the recess 73 having the gate insulating film 21 as the bottom surface.
  • the manufacturing apparatus deposits a metal film on the semiconductor substrate 2 by a vapor deposition method or the like to embed the recess 73.
  • the manufacturing apparatus applies a CMP treatment to the deposited metal film to remove the metal film from the region other than the recess 73.
  • the manufacturing apparatus forms a gate electrode 31 (see FIG. 2) made of metal in the recess 73.
  • the manufacturing apparatus forms the source electrode 33 and the drain electrode 35.
  • the semiconductor device 1 includes a semiconductor substrate 2 and a MOS transistor 10 provided on the surface 2a side of the semiconductor substrate 2.
  • the MOS transistor 10 is a semiconductor region 11 in which a channel is formed, an N-type source region 13 located on one side of the semiconductor region 11 in the X-axis direction, and an N-type source region 13 located on the other side in the X-axis direction. It has a drain region 15 and a drain electrode 35 connected to the drain region 15.
  • the first high concentration layer 151 having a high N-type impurity concentration, the low concentration layer 152 having a low N-type impurity concentration, and the N-type impurity concentration are high. It has a structure in which the second high-concentration layer 153 is connected in this order.
  • the resistance of the drain region 15 can be increased and the withstand voltage between the source and the drain can be increased.
  • the N-type low-concentration layer 152 can be composed of a part of the N-type well diffusion layer NWL.
  • the step of forming the N-type low-concentration layer 152 can also be used in the step of forming the N-type well diffusion layer NWL.
  • the semiconductor device 1 further includes an STI layer 40 provided in the low concentration layer 152.
  • the STI layer 40 As the thickness of the STI layer 40 is increased, the current path of the drain current in the low concentration layer 152 can be extended in the Z-axis direction, and the resistance of the drain region 15 can be increased. Even if the thickness of the STI layer 40 is increased, the area of the MOS transistor 10 does not increase. Therefore, the withstand voltage of the MOS transistor 10 can be increased while suppressing the increase in the element area.
  • the first connection region R1 in which the first high-concentration layer 151 and the low-concentration layer 152 are connected in the Z-axis direction, and the low-concentration layer 152 and the second high-concentration layer 153 in the Z-axis direction are formed. It further has a second connection area R2 to be connected. According to this, since the low-concentration layer 152 can be arranged below the first high-concentration layer 151 and the second high-concentration layer 153, it is possible to suppress an increase in the element area.
  • the MOS transistor 10 has a gate electrode 31 that covers the semiconductor region 11 and a gate insulating film 21 that is arranged between the semiconductor region 11 and the gate electrode 31.
  • the semiconductor region 11 includes an upper surface 11a, a first side surface 11b located on one side of the upper surface 11a in the gate width direction of the gate electrode 31, and a second side surface 11c located on the other side of the upper surface 11a in the gate width direction.
  • the gate electrode 31 has a first portion 311 facing the upper surface 31a via the gate insulating film 21, a second portion 312 facing the first side surface 11b via the gate insulating film 21, a second side surface 11c and the gate insulating film 21. It has a third site 313, which faces each other through the above. According to this, it is possible to realize the MOS transistor 10 having a digging gate structure capable of increasing the withstand voltage while suppressing the increase in the number of steps and the increase in the element area.
  • FIG. 17 is a cross-sectional view showing a modification 1 of the semiconductor device 1 according to the embodiment of the present disclosure.
  • the semiconductor device 1 includes a MOS transistor 10B, an STI layer 40A provided around the MOS transistor 10B, and an STI layer 40B provided in the drain region 15.
  • the STI layer 40A electrically separates the MOS transistor 10B from another element (not shown) located around the MOS transistor 10B.
  • the STI layer 40B is provided on the low concentration layer 152 located between the first high concentration layer 151 and the second high concentration layer 153 in the drain region 15.
  • the surfaces of the STI layers 40A and 40B are located at the same height as each other. Further, the thickness dB of the STI layer 40B is thicker than the thickness dA of the STI layer.
  • the same effect as that of the first embodiment is obtained. Further, since the STI layer 40B is thick, the current path in the low concentration layer 152 can be further lengthened in the Z-axis direction. As a result, the MOS transistor 10B can have a higher withstand voltage.
  • FIG. 18 is a cross-sectional view showing a modification 2 of the semiconductor device 1 according to the embodiment of the present disclosure.
  • the semiconductor device 1 includes a MOS transistor 10C.
  • the STI layer 40 is not provided on the low concentration layer 152 located between the first high concentration layer 151 and the second high concentration layer 153.
  • the low concentration layer 152 is arranged between the first high concentration layer 151 and the second high concentration layer 153. Further, the low concentration layer 152 is a part of the N-type well diffusion layer NWL. As a result, the MOS transistor 10C can have a high withstand voltage while suppressing an increase in the number of processes.
  • FIG. 19 is a cross-sectional view showing a modification 3 of the semiconductor device 1 according to the embodiment of the present disclosure.
  • the semiconductor device 1 includes a MOS transistor 10D.
  • the MOS transistor 10D the STI layer 40 is not provided and the trench H3 is not provided on the low concentration layer 152 located between the first high concentration layer 151 and the second high concentration layer 153.
  • the low concentration layer 152 is arranged between the first high concentration layer 151 and the second high concentration layer 153. Further, the low concentration layer 152 is a part of the N-type well diffusion layer NWL. As a result, the MOS transistor 10D can have a high withstand voltage while suppressing an increase in the number of processes.
  • FIG. 20 is a cross-sectional view showing a modification 4 of the semiconductor device 1 according to the embodiment of the present disclosure.
  • the semiconductor device 1 includes a P-type MOS transistor 10E instead of an N-type.
  • the STI layer 40 and the trench H3 are provided on the P-type low-concentration layer 152 located between the P-type first high-concentration layer 151 and the P-type second high-concentration layer 153. ing.
  • the low concentration layer 152 is arranged between the first high concentration layer 151 and the second high concentration layer 153. Further, the low concentration layer 152 is a part of the P-type well diffusion layer PWL. As a result, the MOS transistor 10E can have a high withstand voltage while suppressing an increase in the number of processes.
  • the MOS transistor has a digging gate structure.
  • the MOS transistor is not limited to the digging gate structure.
  • the MOS transistor may be a planar type.
  • FIG. 21 is a cross-sectional view showing a modification 5 of the semiconductor device 1 according to the embodiment of the present disclosure.
  • the planar type MOS transistor 10F provided on the semiconductor substrate 2 is provided in the modification 5 of the embodiment.
  • the gate electrode 31 is formed flat on the surface 2a of the semiconductor substrate 2 via the gate insulating film 21.
  • the low concentration layer 152 is arranged between the first high concentration layer 151 and the second high concentration layer 153. Further, the low concentration layer 152 is a part of the N-type well diffusion layer NWL. As a result, the MOS transistor 10F can have a high withstand voltage while suppressing an increase in the number of processes.
  • the present disclosure may also have the following structure.
  • a field effect transistor provided on the first main surface side of the semiconductor substrate is provided.
  • the field effect transistor is The semiconductor region where the channel is formed and A first conductive type source region located on one side of the semiconductor region in the gate length direction, The first conductive type drain region located on the other side in the gate length direction, With a drain electrode connected to the drain region, The drain region is From the semiconductor region to the drain electrode side, a first high concentration layer having a high concentration of impurities of the first conductive type, a low concentration layer having a low concentration of impurities of the first conductive type, and a second layer having a high concentration of impurities of the first conductive type.
  • a first conductive type well diffusion layer provided on the semiconductor substrate is further provided.
  • the drain region is A first connection region in which the first high-concentration layer and the low-concentration layer are connected in the thickness direction of the semiconductor substrate, The semiconductor device according to any one of (1) to (3), further comprising a second connection region in which the low concentration layer and the second high concentration layer are connected in the thickness direction.
  • the field effect transistor is The gate electrode covering the semiconductor region and It has a gate insulating film arranged between the semiconductor region and the gate electrode, and has.
  • the semiconductor region is On the top and A first side surface located on one side of the upper surface in the gate width direction of the gate electrode, and It has a second side surface located on the other side of the top surface in the gate width direction.
  • the gate electrode is The first portion facing the upper surface via the gate insulating film, A second portion facing the first side surface via the gate insulating film,
  • the semiconductor device according to any one of (1) to (4), further comprising a second side surface and a third portion facing the gate insulating film.

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Abstract

工程数の増加を抑えつつ、電界効果トランジスタの高耐圧化が可能な半導体装置を提供する。半導体装置は、半導体基板と、半導体基板の第１主面側に設けられた電界効果トランジスタと、を備える。電界効果トランジスタは、チャネルが形成される半導体領域と、半導体領域のゲート長方向における一方の側に位置する第１導電型のソース領域と、ゲート長方向における他方の側に位置する第１導電型のドレイン領域と、ドレイン領域に接続するドレイン電極と、を有する。ドレイン領域は、半導体領域からドレイン電極側へ、第１導電型の不純物濃度が高い第１高濃度層と、第１導電型の不純物濃度が低い低濃度層と、第１導電型の不純物濃度が高い第２高濃度層とがこの順で接続された構造を有する。

Description

半導体装置
　本開示は、半導体装置に関する。
　従来から、フィン型の高耐圧電界効果トランジスタが知られている（例えば、特許文献１、２参照）。
特開２０１８－７３９７１号公報 特開２０１３－１４３４３７号公報
　高耐圧電界効果トランジスタは、電界緩和構造や耐圧構造を作成する必要があることから、製造の工程数が多く、素子面積も大きくなりがちである。
　本開示はこのような事情に鑑みてなされたもので、工程数の増加を抑えつつ、電界効果トランジスタの高耐圧化が可能な半導体装置を提供することを目的の一つとする。
　本開示の一態様に係る半導体装置は、半導体基板と、前記半導体基板の第１主面側に設けられた電界効果トランジスタと、を備える。前記電界効果トランジスタは、チャネルが形成される半導体領域と、前記半導体領域のゲート長方向における一方の側に位置する第１導電型のソース領域と、前記ゲート長方向における他方の側に位置する第１導電型のドレイン領域と、前記ドレイン領域に接続するドレイン電極と、を有する。前記ドレイン領域は、前記半導体領域から前記ドレイン電極側へ、第１導電型の不純物濃度が高い第１高濃度層と、第１導電型の不純物濃度が低い低濃度層と、第１導電型の不純物濃度が高い第２高濃度層とがこの順で接続された構造を有する。
　これによれば、ドレイン領域の低濃度層を例えばウェル拡散層の一部で構成することができる。また、低濃度層を設けることによって、ドレイン領域の抵抗を高めることができ、ソース・ドレイン間の耐圧を高めることができる。これにより、工程数の増加を抑えつつ、電界効果トランジスタの高耐圧化が可能な半導体装置を提供することができる。
図１Ａは、本開示の実施形態に係る半導体装置の構成例１を示す平面図である。 図１Ｂは、本開示の実施形態に係る半導体装置の構成例１を示す断面図である。 図１Ｃは、本開示の実施形態に係る半導体装置の構成例１を示す断面図である。 図２は、本開示の実施形態に係る半導体装置の構成例２を示す断面図である。 図３Ａは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。 図３Ｂは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図３Ｃは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図４Ａは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。 図４Ｂは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図４Ｃは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５Ａは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。 図５Ｂは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５Ｃは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図６Ａは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。 図６Ｂは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図６Ｃは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図７Ａは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。 図７Ｂは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図７Ｃは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図８Ａは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。 図８Ｂは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図８Ｃは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図９Ａは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。 図９Ｂは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図９Ｃは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１０Ａは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。 図１０Ｂは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１０Ｃは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１１Ａは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。 図１１Ｂは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１１Ｃは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１２Ａは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。 図１２Ｂは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１２Ｃは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１３Ａは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。 図１３Ｂは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１３Ｃは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１４Ａは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。 図１４Ｂは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１４Ｃは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１５Ａは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。 図１５Ｂは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１５Ｃは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１６Ａは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。 図１６Ｂは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１６Ｃは、本開示の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１７は、本開示の実施形態に係る半導体装置の変形例１を示す断面図である。 図１８は、本開示の実施形態に係る半導体装置の変形例２を示す断面図である。 図１９は、本開示の実施形態に係る半導体装置の変形例３を示す断面図である。 図２０は、本開示の実施形態に係る半導体装置の変形例４を示す断面図である。 図２１は、本開示の実施形態に係る半導体装置の変形例５を示す断面図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向及びＹ軸方向は、半導体基板２の表面２ａに平行な方向である。Ｘ軸方向はＭＯＳトランジスタ１０から１０Ｆのゲート長方向でもある。Ｘ軸方向及びＹ軸方向を水平方向ともいう。Ｚ軸方向は、半導体基板２の表面２ａと垂直に交わる方向である。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
　また、以下の説明では、第１導電型がＮ型であり、第２導電型がＰ型である場合について例示的に説明する。図面において、導電型を示すＰやＮに付す＋は、＋が付記されていない半導体領域に比して、相対的に不純物濃度が高い半導体領域であることを意味する。ＰやＮに付す－は、－が付記されていない半導体領域に比して、相対的に不純物濃度が低い半導体領域であることを意味する。ただし同じＮとＮとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
（構成例１）
　図１Ａは、本開示の実施形態に係る半導体装置１の構成例１を示す平面図である。図１Ｂ及び図１Ｃは、本開示の実施形態に係る半導体装置１の構成例１を示す断面図である。図１Ｂは、図１Ａに示す平面図をＸ１－Ｘ１´線で切断した断面を示している。図１Ｂは、図１Ａに示す平面図をＹ１－Ｙ１´線で切断した断面を示している。なお、図１Ａでは、平面紙による構造の理解を容易にするために、層間絶縁膜４５の図示を省略している。
　図１Ａから図１Ｃに示すように、実施形態に係る半導体装置１は、半導体基板２と、半導体基板２に設けられた第１導電型（例えば、Ｎ型）のＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１０（本開示の「電界効果トランジスタ」の一例）と、を備える。半導体基板２は、例えば単結晶のシリコンで構成されている。半導体基板２は、表面２ａ（本開示の「第１主面」の一例）と、表面２ａの反対側に位置する裏面と、を有する。ＭＯＳトランジスタ１０は、半導体基板２の表面２ａ側に設けられている。
　また、半導体装置１は、半導体基板２に設けられたＰ型のウェル拡散層ＰＷＬと、半導体基板２に設けられたＮ型のウェル拡散層ＮＷＬと、半導体基板２に設けられたＳＴＩ層（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）４０と、を有する。なお、ＳＴＩ層４０は、本開示の「絶縁分離層」の一例である。
　ＭＯＳトランジスタ１０は、チャネルが形成される第２導電型（例えば、Ｐ型）の半導体領域１１と、半導体領域１１のゲート長方向（例えば、Ｘ軸方向）における一方の側に位置するＮ型のソース領域１３と、半導体領域１１のゲート長方向における他方の側（例えば、半導体領域１１を挟んでソース領域１３の反対側）に位置するＮ型のドレイン領域１５と、半導体領域１１を覆うゲート電極３１と、半導体領域１１とゲート電極３１との間に配置されたゲート絶縁膜２１と、ソース領域１３に接続するソース電極３３と、ドレイン領域１５に接続するドレイン電極３５と、を有する。
　半導体領域１１は、半導体基板２の一部であり、Ｐ型の単結晶シリコンで構成されている。例えば、半導体領域１１は、半導体基板２の表面２ａ側からＰ型のウェル拡散層ＰＷＬの一部をエッチングすることにより形成される。半導体領域１１の形状は、フィン（Ｆｉｎ）形状である。
　図１Ｂに示すように、ＭＯＳトランジスタ１０のゲート長方向であるＸ軸方向と直交するＹ軸方向において、半導体領域１１の一方の側にはトレンチＨ１が設けられ、半導体領域１１の他方の側にはトレンチＨ２が設けられている。トレンチＨ１、Ｈ２の底部には、ＳＴＩ層４０が設けられている。ＳＴＩ層４０は、例えばＳｉＯ２等の絶縁膜で構成されている。
　ゲート絶縁膜２１は、フィン形状を有する半導体領域１１の上面１１ａと、第１側面１１ｂと、第２側面１１ｃとを覆うように設けられている。上面１１ａは、半導体基板２の表面２ａの一部であり、水平方向（すなわち、Ｘ軸方向及びＹ軸方向）に平行である。第１側面１１ｂは、Ｙ軸方向において上面１１ａの一方の側に位置する。第２側面１１ｃは、Ｙ軸方向において上面１１ａの他方の側に位置する。ゲート絶縁膜２１は、例えばシリコン酸化膜（ＳｉＯ２膜）で構成されている。
　ゲート電極３１は、ゲート絶縁膜２１を介して半導体領域１１を覆っている。例えば、ゲート電極３１は、半導体領域１１の上面１１ａとゲート絶縁膜２１を介して向かい合う第１部位３１１と、半導体領域１１の第１側面１１ｂとゲート絶縁膜２１を介して向かい合う第２部位３１２と、半導体領域１１の第２側面１１ｃとゲート絶縁膜２１を介して向かい合う第３部位３１３と、を有する。第１部位３１１の下面に、第２部位３１２と第３部位３１３とがそれぞれ接続している。第２部位３１２はトレンチＨ１に配置され、第３部位３１３はトレンチＨ２に配置されている。半導体領域１１は、ゲート電極３１の第２部位３１２と第３部位３１３とによって、Ｙ軸方向から挟まれている。
　これにより、ゲート電極３１は、半導体領域１１の上面１１ａと、第１側面１１ｂと、第２側面１１ｃとにゲート電圧を同時に印加することができる。つまり、ゲート電極３１は、半導体領域１１に対して、上側と左右両側の計３方向からゲート電圧を同時に印加することができる。これにより、ゲート電極３１は、半導体領域１１を完全空乏化することが可能となっている。ゲート電極３１は、例えば、タングステン（Ｗ）等の金属で構成されている。または、ゲート電極３１は、不純物がドープされたポリシリコン（Ｐｏｌｙ－Ｓｉ）膜で構成されていてもよい。
　ＭＯＳトランジスタ１０は、トレンチＨ１、Ｈ２にゲート電極３１の第２部位３１２と第３部位３１３とが配置されている形状から、掘り込みゲート構造のＭＯＳトランジスタと呼んでもよい。または、ＭＯＳトランジスタ１０は、半導体領域１１がフィン形状を有することから、フィンフェット（ＦｉｎＦＥＴ：Ｆｉｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）と呼んでもよい。あるいは、ＭＯＳトランジスタ１０は、上記２つの形状から、掘り込みＦｉｎＦＥＴと呼んでもよい。
　ソース領域１３は、Ｎ型の高濃度層で構成されている。ソース電極３３は、ソース領域１３上に設けられている。ソース電極３３は、例えばタングステン（Ｗ）等の金属で構成されている。
　ドレイン領域１５は、Ｎ型の第１高濃度層１５１と、Ｎ型の低濃度層１５２と、Ｎ型の第２高濃度層１５３と、を有する。Ｎ型の低濃度層１５２は、例えばＮ型のウェル拡散層ＮＷＬで構成されている。ドレイン領域１５は、半導体領域１１からドレイン電極３５側へ、第１高濃度層１５１と、低濃度層１５２と、第２高濃度層１５３とがこの順で接続された構造を有する。
　例えば、ドレイン領域１５は、半導体基板２の厚さ方向であるＺ軸方向において第１高濃度層１５１と低濃度層１５２とが接続する第１接続領域Ｒ１と、Ｚ軸方向において低濃度層１５２と第２高濃度層１５３とが接続する第２接続領域Ｒ２と、を有する。第１高濃度層１５１と、低濃度層１５２と、第２高濃度層１５３は、半導体領域１１からドレイン電極３５側へ、この順で直列に接続されている。ドレイン電極３５は、第２高濃度層１５３上に設けられている。ドレイン電極３５は、例えばタングステン（Ｗ）等の金属で構成されている。
　第１高濃度層１５１と第２高濃度層１５３との間にトレンチＨ３が設けられている。トレンチＨ３は、Ｚ軸方向において、半導体基板２の表面２ａから低濃度層１５２の上部まで設けられている。上述したように、半導体領域１１の両側に位置するトレンチＨ１、Ｈ２と、トレンチＨ３の各底部には、ＳＴＩ層４０が設けられている。Ｎ型のＭＯＳトランジスタ１０において、キャリアである電子は、第１高濃度層１５１から、ＳＴＩ層４０下の低濃度層１５２を通って、第２高濃度層１５３へと流れる。ＳＴＩ層４０の厚さ分だけ、低濃度層１５２におけるドレイン電流の電流経路がＺ軸方向へ延長化されている。
（構成例２）
　図２は、本開示の実施形態に係る半導体装置１の構成例２を示す断面図である。図２に示すように、実施形態に係る半導体装置１は、ＭＯＳトランジスタ１０Ａ（本開示の「電界効果トランジスタ」の一例）を備えてもよい。ＭＯＳトランジスタ１０Ａにおいて、図１Ａから図１Ｃに示したＭＯＳトランジスタ１０との構造上の主な相違点として、ソース領域及びドレイン領域がＬＤＤ構造を有する点と、ゲート電極等にサイドウォールが設けられている点とが挙げられる。
　図２に示すように、ＭＯＳトランジスタ１０Ａのソース領域１３は、Ｎ型の低濃度層１３０と、Ｎ型の高濃度層１３１とを有する。低濃度層１３０と高濃度層１３１は、半導体領域１１からソース電極３３側へ、この順で直列に接続されている。ソース電極３３は、高濃度層１３１上に設けられている。
　ＭＯＳトランジスタ１０Ａのドレイン領域１５は、Ｎ型の第１低濃度層１５０と、Ｎ型の第１高濃度層１５１と、Ｎ型の第２低濃度層１５２と、Ｎ型の第２高濃度層１５３と、を有する。第１低濃度層１５０と、第１高濃度層１５１と、低濃度層１５２と、第２高濃度層１５３は、半導体領域１１からドレイン電極３５側へ、この順で接続されている。この例では、第２低濃度層１５２が本開示の「低濃度層」の一例となる。第２低濃度層１５２は、Ｎ型のウェル拡散層ＮＷＬで構成されている。
　なお、図２では、第１低濃度層１５０が、第２低濃度層１５２とＺ軸方向で部分的に接続している場合を示しているが、これらはあくまで一例である。第１低濃度層１５０は、第１高濃度層を介してのみ、第２低濃度層１５２と接続していてもよい。つまり、第１低濃度層１５０は、第２低濃度層１５２と直接には接続していなくてもよい。
　サイドウォール１６は、ソース領域１３の側面と、ドレイン領域１５の第１高濃度層１５１及び第２高濃度層１５３の各側面と、ゲート電極３１の第１部位３１１の側面とに設けられている。なお、図２では、サイドウォール１６と上記の各側面との間に絶縁膜２２が介在している場合を例示しているが、絶縁膜２２はなくてもよい。絶縁膜２２は、例えばＳｉＯ２膜であり、ゲート絶縁膜２１と同時に形成された膜である。
　ＳＴＩ層４０は、ＭＯＳトランジスタ１０Ａの第２低濃度層１５２上だけでなく、ＭＯＳトランジスタ１０Ａの周囲にも設けられている。ＭＯＳトランジスタ１０Ａの周囲に設けられたＳＴＩ層４０によって、ＭＯＳトランジスタ１０Ａは、半導体基板２の表面２ａ側に設けられた他の素子から電気的に分離されている。他の素子として、ＭＯＳトランジスタ１０Ａ以外のトランジスタ、抵抗素子、容量素子などが挙げられる。他の素子は、ＭＯＳトランジスタ１０Ａと同様に、ＣＭＯＳプロセスを用いて形成されてもよい。
（製造方法）
　次に、本開示の実施形態に係る半導体装置１の製造方法を説明する。図３Ａから図１６Ｃは、本開示の実施形態に係る半導体装置１の製造方法を工程順に示す図である。図３Ａから図１６Ｃにおいて、図ｎＡ（ｎは３以上１６以下の整数）は平面図であり、図ｎＢは図ｎＡをＸｎ－Ｘｎ´線で切断した断面図であり、図ｎＣは図ｎＡをＹｎ－Ｙｎ´線で切断した断面図である。ここでは、図２に示した構成例２の製造方法を説明する。
　半導体装置１は、成膜装置（ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）装置、熱酸化炉、スパッタ装置、レジスト塗布装置を含む）、露光装置、イオン注入装置、アニール装置、エッチング装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
　図３Ａから図３Ｃにおいて、製造装置は、半導体基板２の表面２ａ側にＮ型のウェル拡散層ＮＷＬとＰ型のウェル拡散層ＰＷＬとを形成する。次に、製造装置は、半導体基板２の表面２ａ側を部分的にエッチングする。これにより、製造装置は、トレンチＨ１からＨ３を形成する。
　次に、図４Ａから図４Ｃに示すように、製造装置は、ＣＶＤ法を用いて、半導体基板の上にＳｉＯ２膜４０´を形成して、トレンチＨ１からＨ３を埋め込む。次に、製造装置は、ＳｉＯ２膜４０´にＣＭＰ処理を施して、平坦化する。次に、製造装置は、ＳｉＯ２膜４０´をエッチングする。これにより、図５Ａから図５Ｃに示すように、半導体領域１１の上面１１ａと、第１側面１１ｂの一部と、第２側面１１ｃの一部とがＳｉＯ２膜４０´から露出する。また、トレンチＨ１からＨ３内に、ＳｉＯ２膜４０´からＳＴＩ層４０が形成される。
　次に、製造装置は、半導体基板２を熱酸化する。これにより、図６Ａから図６Ｃに示すように、ＳＴＩ層４０から露出している半導体領域１１の上面１１ａ、第１側面１１ｂの一部及び第２側面１１ｃの一部にそれぞれゲート絶縁膜２１´が形成される。
　次に、製造装置は、ＣＶＤ法を用いて、半導体基板２の上方にポリシリコン（Ｐｏｌｙ－Ｓｉ）膜を形成して、トレンチＨ１からＨ３を埋め込む。次に、製造装置は、ＣＶＤ法を用いて、ポリシリコン膜上にシリコン窒化膜（ＳｉＮ膜）を形成する。次に、製造装置は、ＳｉＮ膜上にレジストパターン（図示せず）を形成する。レジストパターンは、ゲート電極が形成される領域を覆い、それ以外の領域を開口する形状を有する。次に、製造装置は、レジストパターンをマスクに用いて、ＳｉＮ膜及びポリシリコン膜をエッチングして除去する。このエッチングでは、ゲート絶縁膜２１´及びＳＴＩ層４０などのＳｉＯ２膜をエッチングストッパ層として用いる。これにより、図７Ａから図７Ｃに示すように、半導体領域１１にゲート絶縁膜２１´を介して、ゲート電極の形状を有するポリシリコン膜６１とＳｉＮ膜６３とが形成される。その後、製造装置は、レジストパターンを除去する。
　次に、製造装置は、ゲート電極の形状を有するＳｉＮ膜６３をマスクに用いて、半導体基板２の表面２ａ側にＮ型不純物をイオン注入する。これにより、図８Ａから図８Ｃに示すように、製造装置は、半導体基板２の表面２ａ側に、ソース領域の低濃度層１３０と、ドレイン領域の第１低濃度層１５０と第３低濃度層１５４とを形成する。
　ＭＯＳトランジスタ１０Ａのチャネル領域は、ソース領域の低濃度層１３０とドレイン領域の第１低濃度層１５０との間の領域である。チャネル領域の範囲を規定するＮ型の低濃度層１３０、１５０は、ゲート電極の形状を有するＳｉＮ膜をマスクに用いたイオン注入によって形成される。このため、例えば、チャネル領域の範囲がＮ型のウェル拡散層で規定されるような場合と比べて、ゲート電極に対するチャネル領域の相対的な合わせずれを小さくすることができ、チャネル長を安定させることができる。これにより、ＭＯＳトランジスタの特性ばらつきを小さくすることができる。
　次に、図９Ａから図９Ｃに示すように、製造装置は、半導体基板２の上方にＳｉＮ膜１６´を形成する。次に、製造装置は、ＳｉＮ膜１６´をエッチバックする。これにより、図１０Ａから図１０Ｃに示すように、製造装置は、ＳｉＮ膜１６´からサイドウォール１６を形成する。
　次に、図１１Ａから図１１Ｃに示すように、製造装置は、ＳｉＮ膜６３及びサイドウォール１６をマスクに用いて、ゲート絶縁膜２１´をエッチングして除去する。これにより、低濃度層１３０、第１低濃度層１５０及び第３低濃度層１５４の各表面はゲート絶縁膜２１´下から露出する。ゲート絶縁膜２１´から、チャネル領域を覆うゲート絶縁膜２１と絶縁膜２２とが形成される。絶縁膜２２は、低濃度層１３０とサイドウォール１６との間、第１低濃度層１５０とサイドウォール１６との間、及び、第３低濃度層１５４とサイドウォール１６との間に残されたゲート絶縁膜２１´である。
　次に、図１２Ａから図１２Ｃに示すように、製造装置は、低濃度層１３０及び第１低濃度層１５０のうちのサイドウォール１６下から露出している部分と、第３低濃度層１５４とをエッチングして除去し、凹部７１を形成する。製造装置は、凹部７１の底面に、Ｐ型のウェル拡散層ＰＷＬ又はＮ型のウェル拡散層ＮＷＬが露出するまでエッチングを行う。
　次に、製造装置は、半導体基板２上に、Ｎ型不純物を高濃度に含むシリコンを選択エピタキシャル成長させる。これにより、図１３Ａから図１３Ｃに示すように、凹部７１内にソース領域の高濃度層１３１と、ドレイン領域の第１高濃度層１５１及び第２高濃度層１５３とがそれぞれ形成される。
　次に、図１４Ａから図１４Ｃに示すように、製造装置は、ＣＶＤ法を用いて、半導体基板２上に層間絶縁膜４５を形成する。次に、製造装置は、層間絶縁膜４５の表面にＣＭＰ処理を施して、層間絶縁膜４５の表面を平坦化するとともにＳｉＮ膜６３を除去する。これにより、図１５Ａから図１５Ｃに示すように、製造装置は、層間絶縁膜４５下からポリシリコン膜６１の表面を露出させる。このＣＭＰ工程では、研削前のＳｉＮ膜６３の表面は平坦であり段差がないため、ＳｉＮ膜６３を均一に削ることができる。これにより、ＳｉＮ膜６３の残存を防ぐとともに、ＣＭＰ処理後の層間絶縁膜４５の表面やポリシリコン膜６１の表面に段差や傾きが生じないようにすることができる。
　次に、製造装置は、ポリシリコン膜６１をエッチングして除去する。これにより、図１６Ａから図１６Ｃに示すように、製造装置は、ゲート絶縁膜２１を底面とする凹部７３を形成する。
　次に、製造装置は、蒸着法等により、半導体基板２の上方に金属膜を堆積して凹部７３を埋め込む。次に、製造装置は、堆積させた金属膜にＣＭＰ処理を施して、凹部７３以外の領域から金属膜を除去する。これにより、製造装置は、凹部７３内に、金属で構成されたゲート電極３１（図２参照）を形成する。その後、製造装置は、ソース電極３３とドレイン電極３５とを形成する。以上の工程を経て、ＭＯＳトランジスタ１０Ａを備える半導体装置１が完成する。
（実施形態の効果）
　以上説明したように、本開示の実施形態に係る半導体装置１は、半導体基板２と、半導体基板２の表面２ａ側に設けられたＭＯＳトランジスタ１０と、を備える。ＭＯＳトランジスタ１０は、チャネルが形成される半導体領域１１と、半導体領域１１のＸ軸方向における一方の側に位置するＮ型のソース領域１３と、Ｘ軸方向における他方の側に位置するＮ型のドレイン領域１５と、ドレイン領域１５に接続するドレイン電極３５と、を有する。ドレイン領域１５は、半導体領域１１からドレイン電極３５側へ、Ｎ型の不純物濃度が高い第１高濃度層１５１と、Ｎ型の不純物濃度が低い低濃度層１５２と、Ｎ型の不純物濃度が高い第２高濃度層１５３とがこの順で接続された構造を有する。
　これによれば、ドレイン領域１５に低濃度層１５２を設けることによって、ドレイン領域１５の抵抗を高めることができ、ソース・ドレイン間の耐圧を高めることができる。また、Ｎ型の低濃度層１５２を、Ｎ型のウェル拡散層ＮＷＬの一部で構成することができる。Ｎ型の低濃度層１５２の形成工程は、Ｎ型のウェル拡散層ＮＷＬの形成工程で兼用することができる。これにより、工程数の増加を抑えつつ、ＭＯＳトランジスタ１０の高耐圧化が可能な半導体装置１を提供することができる。
　また、半導体装置１は、低濃度層１５２に設けられたＳＴＩ層４０、をさらに備える。これによれば、ＳＴＩ層４０の厚さを厚くするほど、低濃度層１５２におけるドレイン電流の電流経路をＺ軸方向へ延長することでき、ドレイン領域１５の抵抗を高めることができる。ＳＴＩ層４０の厚さを厚くしてもＭＯＳトランジスタ１０の面積は増大しない。このため、素子面積の増大を抑えつつ、ＭＯＳトランジスタ１０を高耐圧化することができる。
　また、ドレイン領域１５は、Ｚ軸方向において第１高濃度層１５１と低濃度層１５２とが接続する第１接続領域Ｒ１と、Ｚ軸方向において低濃度層１５２と第２高濃度層１５３とが接続する第２接続領域Ｒ２と、をさらに有する。これによれば、第１高濃度層１５１及び第２高濃度層１５３の下方に低濃度層１５２を配置することができるので、素子面積の増大を抑制することができる。
　また、ＭＯＳトランジスタ１０は、半導体領域１１を覆うゲート電極３１と、半導体領域１１とゲート電極３１との間に配置されたゲート絶縁膜２１と、を有する。半導体領域１１は、上面１１ａと、ゲート電極３１のゲート幅方向において上面１１ａの一方の側に位置する第１側面１１ｂと、ゲート幅方向において上面１１ａの他方の側に位置する第２側面１１ｃと、を有する。ゲート電極３１は、上面３１ａとゲート絶縁膜２１を介して向かい合う第１部位３１１と、第１側面１１ｂとゲート絶縁膜２１を介して向かい合う第２部位３１２と、第２側面１１ｃとゲート絶縁膜２１を介して向かい合う第３部位３１３と、を有する。これによれば、工程数の増加を抑えつつ、また、素子面積の増大を抑えつつ、高耐圧化が可能な掘り込みゲート構造のＭＯＳトランジスタ１０を実現することができる。
（変形例１）
　本開示の実施形態では、ＭＯＳトランジスタのドレイン領域に設けられたＳＴＩ層の厚さと、他の領域に設けられたＳＴＩ層の厚さとが互いに異なっていてもよい。図１７は、本開示の実施形態に係る半導体装置１の変形例１を示す断面図である。図１７に示すように、実施形態の変形例１において、半導体装置１は、ＭＯＳトランジスタ１０Ｂと、ＭＯＳトランジスタ１０Ｂの周囲に設けられたＳＴＩ層４０Ａと、ドレイン領域１５に設けられたＳＴＩ層４０Ｂ（本開示の「絶縁層」の一例）と、を備える。ＳＴＩ層４０Ａは、ＭＯＳトランジスタ１０Ｂと、ＭＯＳトランジスタ１０Ｂの周囲に位置する他の素子（図示せず）との間を電気的に分離している。ＳＴＩ層４０Ｂは、ドレイン領域１５の第１高濃度層１５１と第２高濃度層１５３との間に位置する低濃度層１５２上に設けられている。
　ＳＴＩ層４０Ａ、４０Ｂの各表面は、互いに同じ高さに位置する。また、ＳＴＩ層４０Ｂの厚さｄＢは、ＳＴＩ層の厚さｄＡよりも厚い。
　このような構成であっても、上記の実施形態１と同様の効果を奏する。また、ＳＴＩ層４０Ｂの厚さが厚いことにより、低濃度層１５２における電流経路をＺ軸方向へさらに長くすることができる。これにより、ＭＯＳトランジスタ１０Ｂは、さらなる高耐圧化が可能である。
（変形例２）
　本開示の実施形態では、ドレイン領域にＳＴＩ層が設けられていなくてもよい。図１８は、本開示の実施形態に係る半導体装置１の変形例２を示す断面図である。図１８に示すように、実施形態の変形例２において、半導体装置１は、ＭＯＳトランジスタ１０Ｃを備える。ＭＯＳトランジスタ１０Ｃでは、第１高濃度層１５１と第２高濃度層１５３との間に位置する低濃度層１５２上に、ＳＴＩ層４０（図２参照）は設けられていない。
　このような構成であっても、第１高濃度層１５１と第２高濃度層１５３との間に低濃度層１５２が配置されている。また、低濃度層１５２はＮ型のウェル拡散層ＮＷＬの一部である。これにより、ＭＯＳトランジスタ１０Ｃは、工程数の増加を抑えつつ、高耐圧化が可能である。
（変形例３）
　本開示の実施形態では、ドレイン領域にトレンチが設けられていなくてもよい。図１９は、本開示の実施形態に係る半導体装置１の変形例３を示す断面図である。図１９に示すように、実施形態の変形例３において、半導体装置１は、ＭＯＳトランジスタ１０Ｄを備える。ＭＯＳトランジスタ１０Ｄでは、第１高濃度層１５１と第２高濃度層１５３との間に位置する低濃度層１５２上に、ＳＴＩ層４０は設けられておらず、トレンチＨ３も設けられていない。
　このような構成であっても、第１高濃度層１５１と第２高濃度層１５３との間に低濃度層１５２が配置されている。また、低濃度層１５２はＮ型のウェル拡散層ＮＷＬの一部である。これにより、ＭＯＳトランジスタ１０Ｄは、工程数の増加を抑えつつ、高耐圧化が可能である。
（変形例４）
　上記の実施形態では、第１導電型がＮ型であり、第２導電型がＰ型である場合について説明した。しかし、導電型を逆の関係に選択して、第１導電型をＰ型とし、第２導電型をＮ型としてもよい。図２０は、本開示の実施形態に係る半導体装置１の変形例４を示す断面図である。図２０に示すように、実施形態の変形例４において、半導体装置１は、Ｎ型ではなく、Ｐ型のＭＯＳトランジスタ１０Ｅを備える。ＭＯＳトランジスタ１０Ｅでは、Ｐ型の第１高濃度層１５１とＰ型の第２高濃度層１５３との間に位置するＰ型の低濃度層１５２上に、ＳＴＩ層４０とトレンチＨ３とが設けられている。
　このような構成であっても、第１高濃度層１５１と第２高濃度層１５３との間に低濃度層１５２が配置されている。また、低濃度層１５２はＰ型のウェル拡散層ＰＷＬの一部である。これにより、ＭＯＳトランジスタ１０Ｅは、工程数の増加を抑えつつ、高耐圧化が可能である。
（変形例５）
　上記の実施形態では、ＭＯＳトランジスタが掘り込みゲート構造を有することを説明した。しかしながら、本開示において、ＭＯＳトランジスタは、掘り込みゲート構造に限定されない。本開示において、ＭＯＳトランジスタは、プレーナ型であってもよい。
　図２１は、本開示の実施形態に係る半導体装置１の変形例５を示す断面図である。図２１に示すように、実施形態の変形例５において、半導体基板２に設けられたプレーナ型のＭＯＳトランジスタ１０Ｆを備える。ＭＯＳトランジスタ１０Ｆにおいて、ゲート電極３１は、半導体基板２の表面２ａにゲート絶縁膜２１を介して平坦に形成されている。
　このような構成であっても、第１高濃度層１５１と第２高濃度層１５３との間に低濃度層１５２が配置されている。また、低濃度層１５２はＮ型のウェル拡散層ＮＷＬの一部である。これにより、ＭＯＳトランジスタ１０Ｆは、工程数の増加を抑えつつ、高耐圧化が可能である。
＜その他の実施形態＞
　上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本開示は以下のような構成も取ることができる。
（１）
　半導体基板と、
　前記半導体基板の第１主面側に設けられた電界効果トランジスタと、を備え、
　前記電界効果トランジスタは、
　チャネルが形成される半導体領域と、
　前記半導体領域のゲート長方向における一方の側に位置する第１導電型のソース領域と、
　前記ゲート長方向における他方の側に位置する第１導電型のドレイン領域と、
　前記ドレイン領域に接続するドレイン電極と、を有し、
　前記ドレイン領域は、
　前記半導体領域から前記ドレイン電極側へ、第１導電型の不純物濃度が高い第１高濃度層と、第１導電型の不純物濃度が低い低濃度層と、第１導電型の不純物濃度が高い第２高濃度層とがこの順で接続された構造を有する、半導体装置。
（２）
　前記半導体基板に設けられた第１導電型のウェル拡散層、をさらに備え、
　前記低濃度層は前記ウェル拡散層の一部である、前記（１）に記載の半導体装置。
（３）
　前記低濃度層に設けられた絶縁分離層、をさらに備える前記（１）又は（２）に記載の半導体装置。
（４）
　前記ドレイン領域は、
　前記半導体基板の厚さ方向において前記第１高濃度層と前記低濃度層とが接続する第１接続領域と、
　前記厚さ方向において前記低濃度層と前記第２高濃度層とが接続する第２接続領域と、をさらに有する前記（１）から（３）のいずれか１項に記載の半導体装置。
（５）
　前記電界効果トランジスタは、
　前記半導体領域を覆うゲート電極と、
　前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、を有し、
　前記半導体領域は、
　上面と、
　前記ゲート電極のゲート幅方向において前記上面の一方の側に位置する第１側面と、
　前記ゲート幅方向において前記上面の他方の側に位置する第２側面と、を有し、
　前記ゲート電極は、
　前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
　前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、
　前記第２側面と前記ゲート絶縁膜を介して向かい合う第３部位と、を有する前記（１）から（４）のいずれか１項に記載の半導体装置。
１　半導体装置
２　半導体基板
２ａ　表面
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ　ＭＯＳトランジスタ
１１　半導体領域
１１ａ　上面
１１ｂ　第１側面
１１ｃ　第２側面
１３　ソース領域
１５　ドレイン領域
１６　サイドウォール
１６´　ＳｉＮ膜
２１　ゲート絶縁膜
２２　絶縁膜
３１　ゲート電極
３１ａ　上面
３３　ソース電極
３５　ドレイン電極
４０、４０Ａ、４０Ｂ　ＳＴＩ層
４５　層間絶縁膜
６１　ポリシリコン膜
６３　ＳｉＮ膜
７１、７３　凹部
１３０　低濃度層
１３１　高濃度層
１５０　第１低濃度層
１５１　第１高濃度層
１５２　低濃度層（第２低濃度層）
１５２　第２低濃度層
１５３　第２高濃度層
１５４　第３低濃度層
３１１　第１部位
３１２　第２部位
３１３　第３部位
Ｈ１、Ｈ２、Ｈ３　トレンチ
ＮＷＬ　ウェル拡散層
ＰＷＬ　ウェル拡散層
Ｒ１　第１接続領域
Ｒ２　第２接続領域

Claims (5)

  1. 　半導体基板と、
    　前記半導体基板の第１主面側に設けられた電界効果トランジスタと、を備え、
    　前記電界効果トランジスタは、
    　チャネルが形成される半導体領域と、
    　前記半導体領域のゲート長方向における一方の側に位置する第１導電型のソース領域と、
    　前記ゲート長方向における他方の側に位置する第１導電型のドレイン領域と、
    　前記ドレイン領域に接続するドレイン電極と、を有し、
    　前記ドレイン領域は、
    　前記半導体領域から前記ドレイン電極側へ、第１導電型の不純物濃度が高い第１高濃度層と、第１導電型の不純物濃度が低い低濃度層と、第１導電型の不純物濃度が高い第２高濃度層とがこの順で接続された構造を有する、半導体装置。
  2. 　前記半導体基板に設けられた第１導電型のウェル拡散層、をさらに備え、
    　前記低濃度層は前記ウェル拡散層の一部である、請求項１に記載の半導体装置。
  3. 　前記低濃度層に設けられた絶縁分離層、をさらに備える請求項１に記載の半導体装置。
  4. 　前記ドレイン領域は、
    　前記半導体基板の厚さ方向において前記第１高濃度層と前記低濃度層とが接続する第１接続領域と、
    　前記厚さ方向において前記低濃度層と前記第２高濃度層とが接続する第２接続領域と、をさらに有する請求項１に記載の半導体装置。
  5. 　前記電界効果トランジスタは、
    　前記半導体領域を覆うゲート電極と、
    　前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、を有し、
    　前記半導体領域は、
    　上面と、
    　前記ゲート電極のゲート幅方向において前記上面の一方の側に位置する第１側面と、
    　前記ゲート幅方向において前記上面の他方の側に位置する第２側面と、を有し、
    　前記ゲート電極は、
    　前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
    　前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、
    　前記第２側面と前記ゲート絶縁膜を介して向かい合う第３部位と、を有する請求項１に記載の半導体装置。
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