KR20000027374A - 반도체 소자의 콘택 제조 방법 - Google Patents
반도체 소자의 콘택 제조 방법 Download PDFInfo
- Publication number
- KR20000027374A KR20000027374A KR1019980045290A KR19980045290A KR20000027374A KR 20000027374 A KR20000027374 A KR 20000027374A KR 1019980045290 A KR1019980045290 A KR 1019980045290A KR 19980045290 A KR19980045290 A KR 19980045290A KR 20000027374 A KR20000027374 A KR 20000027374A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- insulation layer
- etching
- semiconductor substrate
- contact
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 16
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 2
- 239000003795 chemical substances by application Substances 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract description 10
- 230000007547 defect Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 21
- 125000006850 spacer group Chemical group 0.000 description 16
- 239000004020 conductor Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은, 미스얼라인먼트에 의한 기판 손상의 최소화가 가능한 콘택트 배선 형성을 위하여, 게이트 전극 및 트랜지스터를 형성한 후, 절연막을 2단계 (제1 절연막: 식각속도가 느린 절연막, 제2 절연막: 식각속도가 빠른 절연막) 증착하고, 일부영역만 전면적인(blanket) 플라즈마 식각을 하여 상기 제1 절연막의 측벽에 상기 제 2 절연막을 일부 남긴다. 그리고, 이후에 콘택 패터닝을 위한 포토공정을 진행시 제 2절연막이 제 1절연막보다 식각속도가 느린 특성을 이용하여 (즉, 제 2 절연막이 일종의 마스킹 역할 수행) 하부 금속 배선막의 스페이서가 과도식각을 받지 않도록 하면서 식각을 완성한다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 전도층간의 전기적 접속을 이루는 콘택 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 집적도가 증가하게 됨에 따라 디자인 룰의 감소로 공정마진이 부족하여 콘택홀 식각시 불필요한 하층구조의 식각을 유발하게된다. 이는 결국 소자의 불량을 유발하는 미스얼라인먼트를 유발하게되는데, 이를 극복하기 위하여 자기정렬(self-aligned) 공정이 많이 사용되고 있는 실정이다.
도 1은 종래의 방법에 따른 콘택홀이 가지는 상기 문제점을 개략적으로 나타낸 도면으로, 도면에서 도면 부호 1은 반도체 기판(1), 2는 게이트 산화막, 3은 게이트 전극, 4는 게이트 전극 측벽을 절연하는 절연막 스페이서, 5는 하부 전도체와 상부 전도체간을 절연하면서 평탄화시키는 층간 절연막, 6은 콘택 마스크를 통해 형성된 감광막 패턴을 각각 나타낸다. .
도면에 도시된 바와 같이, 소자의 고집적화에 따른 디자인 룰의 감소로 인하여 상기 감광막 패턴(6)의 형성위치에 미스얼라인먼트가 발생하게되면 게이트 전극(3)의 측벽에 형성되어 있던 절연막 스페이서(4)가 식각되어 이후에 증착되는 전도층과 상기 게이트 전극(3) 사이에 불필요한 전기적 접촉을 이루게된다,
또한, 이러한 문제점을 해결하기 위한 자기정렬(self-aligned) 공정은 많은 공정단계와 복잡한 구조를 필요로하기 때문에 소자의 생산단가를 증가시키는 문제점이 있었다.
따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 소자의 불량을 최소화시킬 수 있는 개선된 콘택 제조 방법을 제공하는 데 그 목적이 있다.
또한, 본 발명의 또 다른 목적은 공정의 간단화와 공정마진을 확보하여 소자으 불량을 미연에 방지 할 수 있는 콘택 제조 방법을 제공하는 데 그 목적이 있다.
도 1은 종래기술에 따른 콘택 제조 공정 단면도.
도 2a 내지 도 2d는 본 발명에 따른 콘택 제조 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
10: 반도체 기판 11:; 게이트 산화막
12: 게이트 전극 13: 절연막 스페이서
14: 제 1 절연막 15: 제 2 절연막
상기 목적을 달성하기 위한 본 발명은, 미스얼라인먼트에 의한 기판 손상의 최소화가 가능한 콘택트 배선 형성을 위하여, 게이트 전극 및 트랜지스터를 형성한 후, 절연막을 2단계 (제1 절연막: 식각속도가 느린 절연막, 제2 절연막: 식각속도가 빠른 절연막) 증착하고, 일부영역만 전면적인(blanket) 플라즈마 식각을 하여 상기 제1 절연막의 측벽에 상기 제 2 절연막을 일부 남긴다. 그리고, 이후에 콘택 패터닝을 위한 포토공정을 진행시 제 2절연막이 제 1절연막보다 식각속도가 느린 특성을 이용하여 (즉, 제 2 절연막이 일종의 마스킹 역할 수행) 하부 금속 배선막의 스페이서가 과도식각을 받지 않도록 하면서 식각을 완성한다.
또한, 본 발명은 전도층 패턴이 형성된 반도체 기판 상에 완전한 평탄화가 이루어지지 않은 제 1 절연막을 도포하는 단계; 상기 제 1 절연막의 타포러지를 따라, 상기 제 1 절연막과 서로 다른 식각률을 가지는 제 2 절연막을 전체구조 상부에 도포하는 단계; 상기 제 2 절연막을 에치백하여 상기 제 1 절연막의 측벽에 상기 제 2 절연막의 잔류물이 형성되도록 하는 단계; 및 콘택 마스크 패턴을 형성하여 상기 제 1 절연막 및 상기 잔류물을 식각하여 상기 반도체 기판을 노출시키는 단계를 포함한다.
또한, 본 발명은, 다수의 전도층의 측벽에 형성된 절연막 스페이서를 가지는 반도체 기판에서 상기 절연막 스페이서 사이의 특정부위를 노출시키는 반도체 소자 제조 방법에 있어서, 전체구조 상부에 평탄화가 이루어지지 않아, 상기 절연막 스페이서의 상층 부위에서 측벽을 가지는 제 1 절연막을 도포하는 단계; 상기 제 1 절연막의 측벽에 서로 다른 식각률을 가지는 제 2 절연막을 형성하는 단계; 및 상기 제 1 절연막 및 제 2 절연막을 식각하여 상기 반도체 기판의 특정부위를 노출시키는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(10) 상에 게이트 산화막(11) 및 게이트 전극(12)을 가지는 MOS트랜지스터가 형성된 상태에서, 질화막과 같은 통상의 절연기능을 수행하는 절연막스페이서(13)가 상기 게이트 전극(12)의 측벽을 절연하도록 형성된다.
이어서, 도 2b에 도시된 바와 같이, 상기 절연막스페이서 사이에 노출된 반도체 기판(10)에 이온을 주입하여 소스/드레인(6)을 형성한 후, 제 1 절연막(14)과 제 2 절연막(15)을 차례로 증착한다. 이때, 상기 제 1 절연막(14)은 동일한 식각제에 대해 상기 제 2 절연막(15) 보다 식각속도가 느린 절연막이 선택되며, 상기 제 1 절연막(14)은 전체구조 상부를 완전히 평탄화시키지 않고 어느 정도 측벽(sidewall)을 가지고 있어야 한다. 이렇게 선택된 두 절연막을 도포한 후 상기 제 2 절연막(15)을 플라즈마 에치백 공정을 수행한다. 상기 제 1 절연막(14)이 충분히 평탄화되어 있지 않기 때문에 제 2 절연막(15)의 에치백 공정은 트랜지스터 사이의 낮은 단차부위에서 소정의 잔류물을 형성하게 되는데 이 잔류물(A)의 위치는 구조적인 특성상 하부의 절연막 스페이서 위에 위치하게 된다.
계속하여, 도 2c에 도시된 바와 같이, 감광막 패턴(17)이 통상의 포토마스크 공정을 수행하여 형성되고, 식각공정을 수행하여 반도체기판(10)을 노출시키는 콘택홀을 형성한다. 이때, 상기 도 2b의 식각속도와는 반대로, 상기 제 1 절연막(14)의 식각속도가 제 2 절연막(14)의 식각속도보다 빠른 식각제가 이용돤다, 결과적으로, 게이트 전극(12)의 측벽에 형성된 절연막 스페이서(13)는 제 1 절연막(14) 보다 식각률이 낮은 제 2 절연막(14)에 의해 보호를 받게 되어, 미스얼라인먼트가 발생하여도 상기 절연막 스페이서(13)의 손상에 의한 게이트 전극(12)의 노출은 발생하지 않는다.
끝으로, 도 2d에 도시된 바와 같이, 상기 콘택홀에 매랍되는 전도체(18) 형성하여 상기 반도체 기판(10)과 콘택을 이루게 된다.
상기 본 발명은 게이트 전극 측벽의 절연막 스페이서가 손상되는 것을 방지하기 위하여, 상기 스페이서가 위치하는 지역의 상부층에 서로 다른 식각률을 가지는 두 개의 층간절연막을 형성한다. 본 실시예에서는
제 1 절연막의 식각속도가 제 2 절연막의 식각속도보다 빠른 것을 사용하였지만, 스페이서의 상부 절연막의 식각률이 다른 지역에 비해 낮게 형성되면 본 발명과 같은 효과를 얻을 수 있을 것이다. 특히, 바람직한 실시예에서, 상기 제 1 절연막이 상기 제 2 절연막보다 식각률이 높은 경우에는 상기 제 1 절연막으로 PE(plasma enhanced)-산화막, TEOS(tetraethylorthosilicate glass), 열산화막 중 어느 하나가 선택되고, 상기 제 2 절연막으로는 Al2O3, RuO2, PE-질화막 증 어느 하나가 선택될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아니다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 즉, MOS구조의 스페이서 제조시 사용되는 질화막의 스트레스 억제 방법 또는 반도체 제조 공정중 질화막을 사용하는 모든 공정 단계에 확대 적용 가능한 것으로써, 버퍼 산화막 증착의 단일 공정만 추가하여 현재 제조되고 있는 모든 집적 소자에 적용할 수 있다.
상기와 같이 이루어지는 본 발명은 콘택 제조시 발생되는 불량을 간단한 공정의 추가로 미연에 방지할 수 있어 소자의 수율을 증가 시킬 수 있으며, 양호한 콘택을 제공함으로써 누설전류의 감소 및 저하의 감소를 이루어 소자의 전기적 특성을 향상시키는 효과가 있다.
Claims (4)
- 전도층 패턴이 형성된 반도체 기판 상에 완전한 평탄화가 이루어지지 않은 제 1 절연막을 도포하는 단계;상기 제 1 절연막의 타포러지를 따라, 상기 제 1 절연막과 서로 다른 식각률을 가지는 제 2 절연막을 전체구조 상부에 도포하는 단계;상기 제 2 절연막을 에치백하여 상기 제 1 절연막의 측벽에 상기 제 2 절연막의 잔류물이 형성되도록 하는 단계; 및콘택 마스크 패턴을 형성하여 상기 제 1 절연막 및 상기 잔류물을 식각하여 상기 반도체 기판을 노출시키는 단계를 포함하여 이루어지는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 에치백시, 상기 제 1 절연막이 상기 제 2 절연막보다 식각률이 높은 제1식각제를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 제 1 절연막은 PE-산화막, TEOS, 열산화막 중 어느 하나이고, 상기 제 2 절연막은 Al2O3, RuO2, PE-질화막 증 어느 하나인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 내지 제3항중 어느한 항에 있어서,상기 반도체 기판을 노출시키기 위한 식각시 상기 제 2 절연막이 상기 제 1 절연막보다 식각률이 높은 제2식각제를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980045290A KR20000027374A (ko) | 1998-10-28 | 1998-10-28 | 반도체 소자의 콘택 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980045290A KR20000027374A (ko) | 1998-10-28 | 1998-10-28 | 반도체 소자의 콘택 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000027374A true KR20000027374A (ko) | 2000-05-15 |
Family
ID=19555707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980045290A KR20000027374A (ko) | 1998-10-28 | 1998-10-28 | 반도체 소자의 콘택 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000027374A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100407987B1 (ko) * | 2000-12-21 | 2003-12-01 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
-
1998
- 1998-10-28 KR KR1019980045290A patent/KR20000027374A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100407987B1 (ko) * | 2000-12-21 | 2003-12-01 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100278273B1 (ko) | 반도체장치의콘택홀형성방법 | |
| KR20000042460A (ko) | 반도체소자의 비트라인 콘택 형성방법 | |
| KR20000027374A (ko) | 반도체 소자의 콘택 제조 방법 | |
| KR100277905B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| KR100226753B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100324935B1 (ko) | 반도체 소자의 배선 형성방법 | |
| KR100524813B1 (ko) | 불화아르곤용 포토레지스트를 이용한 비트라인 형성 방법 | |
| KR100506050B1 (ko) | 반도체소자의 콘택 형성방법 | |
| KR100532967B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
| KR100198637B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100762224B1 (ko) | 반도체장치의 트랜지스터 제조방법 | |
| KR970007821B1 (ko) | 반도체 장치의 콘택 제조방법 | |
| KR19990057892A (ko) | 반도체 소자의 콘택 형성 방법 | |
| KR100321759B1 (ko) | 반도체소자제조방법 | |
| KR0139575B1 (ko) | 반도체 소자 제조방법 | |
| KR20020050423A (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR20080062011A (ko) | 반도체 소자의 제조방법 | |
| KR20000025638A (ko) | 반도체 소자의 콘택 형성 방법 | |
| KR20030001972A (ko) | 반도체 소자의 제조방법 | |
| KR20060072982A (ko) | 반도체 소자의 비트라인 콘택 형성방법 | |
| KR20040059924A (ko) | 디램 메모리 소자의 제조 방법 | |
| KR20010068951A (ko) | 메모리 콘택홀 형성방법 | |
| KR20000051805A (ko) | 반도체 메모리 제조방법 | |
| KR19990057927A (ko) | 반도체 장치의 금속 콘택 형성 방법 | |
| KR20020049346A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |