KR19990057927A - 반도체 장치의 금속 콘택 형성 방법 - Google Patents

Abstract

본 발명은 반도체 장치의 금속 콘택 형성 방법에 관한 것이다. 텅스텐 플러깅 기술을 이용한 반도체 장치의 금속 콘택 형성시, 상대적으로 단차가 낮은 지역의 텅스텐이 거의 식각되는 것을 방지하기 위해, 게이트 패터닝 공정을 수행할 때, 금속 콘택이 형성될 지역에 복수의 보조 패턴을 함께 형성한다. 이렇게 하므로써, 후속 텅스텐 에치백 공정시 텅스텐의 잔류량을 증가시켜 콘택 영역의 누설전류 발생을 방지한다.

Description

반도체 장치의 금속 콘택 형성 방법

본 발명은 일반적으로 반도체 장치 제조 방법에 관한 것으로서, 특히, 반도체 장치 제조 공정중 텅스텐(W) 플러깅(plugging) 기술을 이용하여 금속 콘택을 형성하는 방법에 관한 것이다.

반도체 장치 제조 공정중 금속 콘택을 형성할 때, 통상적으로 알루미늄이 사용되는데, 이 알루미늄은 매립 특성이 좋지 않기 때문에 콘택홀을 형성한 다음, 곧 바로 알루미늄을 이용하여 콘택홀을 매립하게 되면, 보이드와 같은 결함이 형성되어 장치의 성능을 저하시키는 원인이 된다. 따라서, 종래에는 알루미늄을 증착하기 전에 매립 특성이 양호한 텅스텐을 이용하여 플러깅을 실시한 다음, 그 위에 알루미늄을 이용하여 금속 콘택을 형성하는 공정을 이용해 왔다. 그런데, 이와 같은 공정에는 텅스텐의 에치백 공정이 필수적으로 수반되며, 이러한 텅스텐 에치백 공정시, 상대적으로 단차가 낮은 주변 영역이나 테스트 패턴의 금속 콘택 영역의 텅스텐은 거의 모두 식각되어 텅스텐이 스페이서 형태로 잔류하게 될 뿐만 아니라, 장벽금속(barrier metal)도 어느 정도 식각되게 되며, 따라서 그 위에 알루미늄을 증착하게 되면, 금속 콘택 영역에서 누설전류가 발생하는 원인이 되고 있다.

따라서, 전술한 문제점을 해결하기 위해 안출된 본 발명은, 게이트 전극을 형성하기 위한 패턴 형성 공정시, 금속 콘택이 형성될 지역에 게이트 전극 패턴과 유사한 보조 패턴을 형성한 다음, 텅스텐 플러깅 및 에치백 공정과 알루미늄 증착 공정을 실시하므로써 반도체 장치의 특성을 개선하는 것을 목적으로 한다.

도1a 내지 도1h는 본 발명의 한 실시예에 따라 반도체 장치의 금속 콘택을 형성하는 공정도.

*도면의 주요 부분에 대한 부호의 설명

1 : 반도체 기판 2 : 필드산화막

3 : 게이트 4 : 보조 패턴

5 : 스페이서 산화막 6 : 층간절연막 및 평탄화막

7 : 장벽금속층 8 : 텅스텐층

9 : 알루미늄층 10 : 포토레지스트

본 발명의 한 실시예에 따른 금속 콘택 형성 방법은, 소정의 소자분리막이 형성된 반도체 기판 상에 게이트용 폴리실리콘을 형성하는 단계; 게이트를 형성하기 위한 패터닝 공정시 금속 콘택이 형성될 지역에 다수의 보조 패턴을 함께 형성하는 단계; 폴리실리콘 스페이서 산화막 형성 공정, 소스/드레인 이온주입 공정, 층간절연막 형성 공정을 차례로 실시하는 단계; 금속 콘택을 형성하기 위한 콘택홀을 형성하는 단계; 장벽 금속 및 플러그용 금속을 증착하는 단계; 상기 플러그용 금속을 에치백하는 단계; 콘택용 금속을 증착하는 단계; 및 상기 콘택용 금속층을 패터닝하는 단계를 포함하는 것을 특징으로 한다.

이제, 본 발명은 도1a 및 도1h를 참조하여 양호한 실시예에 대해 상세하게 설명되게 된다. 먼저, 도1a에 도시된 바와 같이, 반도체 기판(1)상에 필드산화막(2)을 형성하여 소자간을 분리한 다음, 통상적인 공정을 통해 게이트용 폴리실리콘을 증착하고, 게이트 전극을 위한 패턴을 형성한다. 이때, 게이트 전극 패턴(3) 뿐만 아니라, 금속 콘택이 형성될 영역에 복수의 보조 패턴(4)을 형성한다. 이 보조 패턴의 수는 금속 콘택이 형성될 영역의 폭에 따라 전류 경로의 형성에 문제가 되지 않을 정도로 적정한 수로 형성한다. 다음에는, 도1b에 도시된 바와 같이, 통상적인 공정을 통해 폴리실리콘 스페이서(5) 형성 공정과 소스/드레인 이온주입 공정을 실시하고, 층간절연막 및 평탄화막(6)을 형성한다. 다음에는, 도1c에 도시된 바와 같이, 금속 콘택을 위한 콘택홀을 형성한다. 이때, 도1c의 평면도인 도1d에 도시된 바와 같이, 금속 콘택홀을 활성 영역만큼 또는 더 크게 형성하는데, 그 이유는 금속 콘택 저항을 낮추기 위한 것이다. 다음에는, 도1e에 도시된 바와 같이, 콘택 저항을 낮추기 위한 이온주입을 실시하고 어닐링을 실시한다. 다음에, 도1f에 도시된 바와 같이, 전체 구조 상주에 장벽금속층(7)과 플러그 금속인 텅스텐층(8)을 증착한다. 다음에, 텅스텐 에치백 공정을 실시하게 되면 기 형성된 보조 패턴(4)으로 인해 도1g에 도시된 바와 같은 형태로 텅스텐이 잔류하게 된다. 다음에, 도1h에 도시된 바와 같이, 콘택 금속으로 알루미늄층(9) 및 예컨대 TiN과 같은 난반사방지막(10)을 증착한 후 금속 패턴을 형성한다.

비록 본 발명이 특정 실시예에 관해 설명 및 도시되었지만, 이것은 본 발명을 제한하고자 의도된 것은 아니며, 이 기술에 숙련된 사람은 본 발명의 정신 및 범위내에서 여러 가지 변형 및 수정이 가능하다는 것을 알 수 있을 것이다.

반도체 장치 제조시 전술한 바와 같은 본 발명을 이용하므로써, 플러그 금속인 텅스텐 에치백 공정시, 반도체 장치의 상대적으로 단차가 낮은 주변 영역이나 테스트 패턴의 금속 콘택 영역의 텅스텐이 거의 모두 식각되어 텅스텐이 스페이서 형태로 잔류하게 되고, 장벽금속(barrier metal)도 어느 정도 식각되게 되므로 인해 발생하는 누설전류를 방지할 수 있는 효과가 있다.

Claims (4)

1. 소정의 소자분리막이 형성된 반도체 기판 상에 게이트용 폴리실리콘을 형성하는 단계;

   게이트를 형성하기 위한 패터닝 공정시 금속 콘택이 형성될 지역에 다수의 보조 패턴을 함께 형성하는 단계;

   폴리실리콘 스페이서 산화막 형성 공정, 소스/드레인 이온주입 공정, 층간절연막 형성 공정을 차례로 실시하는 단계;

   금속 콘택을 형성하기 위한 콘택홀을 형성하는 단계;

   장벽 금속 및 플러그용 금속을 증착하는 단계;

   상기 플러그용 금속을 에치백하는 단계;

   콘택용 금속을 증착하는 단계; 및

   상기 콘택용 금속층을 패터닝하는 단계

   를 포함하는 반도체 장치의 금속 콘택 형성 방법.
2. 제1항에 있어서,

   상기 콘택홀은 금속 콘택의 활성 영역 보다 크거나 또는 동일한 반도체 장치의 금속 콘택 형성 방법.
3. 제1항 또는 제2항에 있어서,

   상기 콘택홀 형성 단계 이후에, 콘택 저항 감소를 위한 이온주입 및 어닐링을 실시하는 단계를 더 포함하는 반도체 장치의 금속 콘택 형성 방법.
4. 제1항에 있어서,

   상기 플러그용 금속은 텅스텐이고, 상기 콘택용 금속은 알루미늄인 반도체 장치의 금속 콘택 형성 방법.