KR19990061102A - 반도체 소자의 콘택 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 NB SAC 공정에서 게이트전극의 측벽에 형성되는 스페이서를 질화막으로 형성하여 공정의 추가 없이 질화막 자체의 두께 차이에 의해 실영역과 주변회로영역간의 콘택을 용이하게 형성하여 공정을 단순화시키고, 콘택 식각 손상에 따른 소자의 누설전류를 감소시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 워드라인 스페이서로서 질화막으로 사용하여 질화막 장벽 자기정렬 콘택(Nitride Barrier Self-Aligned Contact 이하 NB SAC 라 칭함) 공정을 간단하게하여 셀 및 주변 회로부 모두에 추가적인 공정 단계없이 안정적으로 비트라인 콘택을 형성하여 공정을 단순화시키고, 콘택 식각시의 손상을 감소시켜 소자의 수율과 신뢰성을 향상시킬 수 있도록 한, 반도체 소자의 콘택 형성 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 됨에 따라 비트라인 콘택(Bit-Line Contact) 및 저장 전극 콘택(Storage-Node Contact)을 안정적으로 형성시키는 것이 점점 어려워지며, 이를 극복하기 위해서 현재 대부분의 반도체소자 제조시에 NB SAC 구조를 채택하는 것이 일반적인 추세이다.
도 1a 내지 도 1c 는 종래 기술에 따른 반도체 소자 제조 공정도로서, NB SAC 공정기술을 이용한 비트라인 콘택 형성의 예이다.
먼저, 반도체 기판(1)위에 게이트산화막(도시되지 않음)을 형성하고, 상기 게이트산화막상에 마스크 산화막(3) 패턴과 중첩되어 있는 도전층 패턴으로 된 워드라인(2)을 형성한 후, 상기 워드라인(2)의 측벽에 산화막 재질로된 워드라인 스페이서(4)를 형성한다. (도 1a).
그 다음 상기 구조의 전표면에 콘택홀(Contact Hole) 형성시에 장벽(Barrier)으로 작용할 질화막(6)을 형성한후, 감광막패턴(도시되지 않음)을 상숑하여 상기 주변회로영역 부분의 질화막(6)을 제거하고, 다시 전표면에 산화막 재질의 층간절연막(7)을 순차적으로 증착한 후, 상기 층간절연막(7)상에 콘택 마스크인 감광막패턴(5)을 형성한다. (도 1b).
그후, 상기 감광막패턴(5)을 마스크로하여 상기 층간절연막(7)과 질화막(76)을 순차적으로 식각하여 비트라인 콘택홀을 형성한 후, 상기 감광막패턴(5)을 제거한다. (도 1c).
이때, 주 회로(MAIN CELL) 지역은 도면에서 처럼 안정적으로 SAC 구조로 비트라인 콘택홀이 형성되지만, 장벽 질화막층이 없는 주변 회로부(peri)는 상대적으로 과식각되므로, 워드라인이나 반도체 기판이 식각 손상(DAMAGE)을 입게되어, 이를 통한 누설전류 증가의 원인이 된다.
또한, 감광막을 사용하여 콘택홀을 패턴닝하는 마스킹 단계에서 오정렬(mis-align)이 심하면, 반도체 기판위에 형성된 콘택홀이 이웃한 워드라인층과 맞닿게 되어 워드라인과 비트라인 간의 브리지(BRIDGE) 유발이나, GIDL(Gate Induced Drain Leakage) 누설전류의 원인이 된다.
그리고 만약, 이러한 문제점 때문에 주변 회로부의 질화막 층을 제거하지 않는다면, 도 1d 에서 보는 바와같이 주변 회로부의 워드라인 위에는 비트라인 콘택이 형성되지 않는 문제가 발생한다.
그러나, 일반적인 NB SAC 구조로는 주변 회로부에 비트라인 콘택을 형성시킬수 없으며, 그로 인해 감광막을 사용하여 주변 회로부의 질화막층을 제거해야 하는 번거로운 공정을 추가해야만 한다.
그 뿐만 아니라, 이 경우에는 콘택이 형성되는 주변 회로부의 반도체 기판 및 워드라인이 콘택 식각시에 손상(DAMAGE)을 많이 받음으로써, 누설전류를 증가시켜 소자의 동작 특성을 저해시키는 문제점을 안고 있다.
이에 본 발명은 상기한 바와 같은 종래의 제 문제점들을 해소시키기 위하여 창안된 것으로, 질화막을 워드라인 스페이서로 사용하여 NB SAC 공정시 메인 셀 및 주변 회로부 모두에 추가적인 마스킹 단계없이 안정적으로 비트라인 콘택을 형성하여 공정을 단순화시키고, 콘택 식각시의 손상을 감소시켜 소자의 수율과 신뢰성을 향상시킬 수 있도록 한, 반도체 소자의 콘택 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d 는 종래 기술에 따른 반도체 소자의 콘택 제조 공정도.
도 2a 내지 도 2e 는 본 발명에 따른 반도체 소자의 콘택 제조공정도.
도면의 주요부분에 대한 부호의 설명
1,10 : 반도체 기판 2,20 : 워드라인
3,30 : 마스크 산화막 패턴 4 : 산화막 스페이서
5 : 감광막패턴 6,80 : 질화막
7,70 : 층간절연막 60 : 질화막 스페이서
상기한 바와 같은 목적을 달성하기 위한 본 발명은,
셀영역과 주변회로영역을 구비하는 반도체 소자의 제조 방법에 있어서,
반도체 기판상에 게이트산화막을 형성하는 공정과,
상기 게이트산화막상에 마스크 산화막 패턴과 중첩되어 있는 워드라인을 형성하는 공정과,
상기 워드라인과 마스크산화막 패턴의 측벽에 질화막으로 워드라인 스페이서를 형성하는 공정과,
상기 마스크 산화막 패턴을 제거하는 공정과,
상기 구조의 전표면에 질화막을 형성하는 공정과,
상기 질화막상에 층간절연막을 형성하는 공정과,
상기 층간절연막에서 콘택으로 예정되어있는 부분을 제거하고 노출되는 질화막도 함께 제거하여 콘택홀을 형성하는 공정을 구비하는 것을 특징으로한다.
이하, 본발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2e 는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 반도체 기판(10)상에 게이트산화막(도시되지 않음)을 형성한 후, 상기 게이트산화막상에 마스크 절연막 패턴(30)과 중첩되어있는 도전층 패턴으로된 워드라인(20)을 형성하고, 상기 워드라인(20)과 마스크 절연막 패턴(30)의 측벽에 질화막으로된 스페이서(60)를 형성한다. 여기서, 상기 마스크 산화막(30)은 10∼2000Å 정도로 증착시키고, 저온산화공정(Low Temerature Oxidation 이하 LTO 라 칭함), 중온산화공정(MTO), 테오스(Tetra Ethyl Ortho Silicate 이하 TEOS 라 칭함), 인 실리케이트 유리(Phospho Silicate Glass 이하 PSG 라 칭함) 등을 사용할 수 있으며, 상기 질화막 스페이서(6)는 질화막을 10∼2000Å 정도 두께로 형성하여 구성한다. (도 2a).
다음으로 건식, 혹은 습식식각으로 상기 마스크 산화막 패턴(30)을 제거한 다음, (도 2b), 상기 구조의 전표면에 질화막(80)을 50∼2000Å 정도 두께로 증착시키면, 질화막 스페이서(Nitride SPACER)의 영향으로 폭이 좁은 주 회로(MAIN CELL) 지역 워드라인 위에는 전체 질화막(Total Nitride) 층이 두껍게 형성되고, 폭이 넓은 주변 회로부분의 워드라인 위와 그 부분의 반도체 기판(10)상에는 상대적으로 전체 질화막층이 얇게 형성된다. (도 2c).
다음으로 상기 질화막(8)상에 층간 절연막(70)을 증착시킨 후, 감광막을 사용하여 최종적으로 비트라인 콘택을 식각 형성한다.
이때, 주 회로 및 주변 회로부의 워드라인 위와 반도체 기판위에 형성된 도전층의 두께차이를 활용한 식각 선택비로 식각하면, 모든 지역에 NB SAC 구조의 비트라인 콘택을 성공적으로 형성시킬 수 있다. 한편, 상기 층간 절연막(70)으로는 LTO, MTO, 고온산화공정(HTO), 비피에스지(Boro Phosphor Silicate Glass 이하 BPSG 라 칭함) 등을 사용할 수 있다. (도 2d, 2e).
여기서, 상기 공정방법을 저장전극 콘택홀(STORAGE-NODE CONTACT HOLE) 형성이나, 제 1 금속배선 콘택홀 형성에도 동일하게 적용할 수 있다.
이상에서 상세히 설명한 바와 같이 본 발명은, 종래의 기술이 지녔던 NB SAC 구조의 공정효과를 여전히 유지함과 동시에, 주 회로 지역에만 적용가능 하던 NB SAC 공정구조를 모든 지역에 적용 가능하게 만들어 준다.
또한, 질화막로 워드라인 스페이서를 형성한후 마스크 산화막을 제거하는 새로운 NB SAC 공정 구조를 통하여, 감광막을 사용하여 주변 회로부의 질화막층을 제거하던 번거로운 공정 단계를 없애 공정 단순화에 기여한다.
그리고, 질화막 스페이서 구조에 의해 발생된, 전체 장벽 질화막(Total Barrier Nitride)층의 두께차이를 활용하여 선택적으로 식각함으로써, 모든 지역에 비트라인 콘택을 성공적으로 형성하면서도, 기존의 콘택 식각시에 발생했던 식각 손상(DAMAGE)을 감소시켜 소자의 누설전류를 감소시켜 줌으로써, 반도체 소자의 수율과 신뢰성을 증가시킨다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.
Claims (6)
- 셀영역과 주변회로영역을 구비하는 반도체 소자의 제조 방법에 있어서,반도체 기판상에 게이트산화막을 형성하는 공정과,상기 게이트산화막상에 마스크 산화막 패턴과 중첩되어 있는 워드라인을 형성하는 공정과,상기 워드라인과 마스크산화막 패턴의 측벽에 질화막으로 워드라인 스페이서를 형성하는 공정과,상기 마스크 산화막 패턴을 제거하는 공정과,상기 구조의 전표면에 질화막을 형성하는 공정과,상기 질화막상에 층간절연막을 형성하는 공정과,상기 층간절연막에서 콘택으로 예정되어있는 부분을 제거하고 노출되는 질화막도 함께 제거하여 콘택홀을 형성하는 공정을 구비하는 반도체소자의 콘택 형성방법.
- 제 1 항에 있어서, 상기 마스크 산화막으로 저온산화공정(LTO), 중온산화공정(MTO), 테오스(TEOS), 인 실리케이트 유리(PSG)로 이루어지는 군에서 임의로 선택되는 하나의 물질로형성하되, 10∼2000Å 두께로 형성하는 것을 특징으로 하는, 반도체 소자의 콘택 형성 방법.
- 제 1 항에 있어서, 상기 상기 질화막 스페이서는 질화막을 10∼2000Å 두께로 증착하여 형성하는 것을 특징으로하는, 반도체 소자의 콘택 형성 방법.
- 제 1 항에 있어서, 상기 마스크 산화막 패턴을 건식식각 혹은 습식식각으로 제거하는 것을 특징으로 하는, 반도체 소자의 콘택 형성 방법.
- 제 1 항에 있어서, 상기 질화막을 50∼2000Å 두께로 증착시키는 것을 특징으로 하는, 반도체 소자의 콘택 형성 방법.
- 제 1 항에 있어서, 상기 층간 절연막으로 저온산화공정(LTO), 중온산화공정(MTO), 고온산화공정(HTO), 비피에스지(BPSG) 로 이룬어지는 군에서 임의로 선택되는 하나의 물질로 형성하는 것을 특징으로하는 반도체 소자의 콘택 형성 방법.
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