KR19980083674A - 반도체 소자의 미세 콘택 및 전하저장전극 형성방법 - Google Patents

반도체 소자의 미세 콘택 및 전하저장전극 형성방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 소자의 콘택 형성 방법에 관한 것으로, 특히 비트라인 콘택, 전하저장전극 및 주변 지역의 금속 배선 방법에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
극도로 좁아진 하부 패턴들 사이에 미세 콘택을 형성할 때,종래의 식각 방법으로는 하부 패턴과 절연을 향상시키면서식각시 균일한 접합면을 형성하여 접합 누설 전류를 감소시키기는 어렵다.
3. 발명의 해결 방법의 요지
미세 패턴 형성시 노출되는 상부의 절연층과 식각하고자 하는층과의 식각 선택비 및 스페이서 패턴을 이용하여 식각함으로써, 콘택되는 표면의 손상을 최소화하여 접합 누설 전류를 감소시킬 수 있다.
4. 발명의 중요한 용도
전하저장전극 및 비트라인 콘택 외에도 기타 미세 콘택 형성에 적용 가능

Description

반도체 소자의 미세 콘택 및 전하저장전극 형성 방법
본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 특히 식각 선택비가 우수한 층들을 이용하여 식각함으로써 식각시 노출되는 반도체 기판 표면의 손상을 최대한 줄이면서 비트라인 콘택 및 전하저장전극 콘택을 형성하는 방법에 관한 것이다.
최근 반도체 소자가 고집적화됨에 따라 디자인 룰이 축소되고 있으며, 이에 따라 현재의 기술 및 장비로 미세 패턴을 패터닝하기가 점점 어려워지고 있다. 특히, 극도로 좁아진 하부 패턴들간의 공간 사이에 비트라인 미세 콘택 및 전하저장전극 미세 콘택을 형성하는데는 더욱 어려운 문제가 있다.
이러한 문제를 해결하고자 종래에는 비트라인 및 전하저장전극 콘택 형성시, 감광막을 사용하여 반도체 기판까지 1차 콘택 식각을 하고 전체 구조의 상부에 절연막을 증착한 후, 2차로 전면성 식각함으로써 콘택 스페이서 절연막을 형성함과 동시에 반도체 기판이 드러나게 하였다. 이 경우, 콘택과 하부 패턴 간의 공간이 매우 작아 1차 콘택을 형성할 때 하부 패턴이 드러나거나 필드 산화막의 경계 상에 1차 콘택이 형성되는 문제가 있으며, 또한 1, 2차 식각시 반도체 기판이 두 번 드러나게 되어 기판 표면이 손상을 입어 접합 누설 전류가 증가되는 문제가 있다. 따라서 이러한 콘택과 하부 패턴과의 절연 및 접합 누설 전류를 방지하기 위하여, 1차 콘택 형성시 반도체 기판이 드러나지 않도록 어느 정도의 절연층을 남긴 후, 다시 절연막을 증착하고 2차로 전면성 식각함으로써 반도체 기판이 한 번 드러나게 한다. 그러나, 이 경우 필드 산화막 경계 상에 콘택이 형성되는 문제는 방지할 수 있으나, 1차 콘택 형성시 남기는 절연층의 두께를 웨이퍼 내의 패턴간 또는 웨이퍼간에 균일하게 맞추는 것이 매우 어려우므로 각 콘택의 접합 누설 전류 정도가 다른 문제가 있다.
본 발명은 콘택 형성시 하부 패턴과의 절연 특성을 향상시키면서 반도체 기판 표면의 손상을 최대한으로 줄여 접합 누설 전류를 최소화하는 배선 및 전하저장전극을 위한 미세 콘택을 제공하는데 그 목적이 있다.
도1 내지 도4는 본 발명에 의한 디램 소자의 비트라인이 형성되는 공정 단계를 나타낸다;
도5 내지 도 9A는 본 발명에 의한 디램 소자의 비트라인 형성에 이어 전하전장전극이 형성되는 공정 단계를 나타낸다;
도 9B는 주변 지역의 금속 배선 형성 공정을 나타낸다.
*도면의 주요부분에 대한 부호의 설명
6: 제1 절연막 7: 제1 식각 장벽층
8: 제2 절연막 9: 비트라인 콘택 형성용 감광막
10: 비트라인 1차 콘택 11: 폴리 스페이서
13: 비트라인 14: 확산 방지층
15: 제3 절연막 16: 제2 식각 장벽층
17: 제1 폴리실리콘막 18: 전하저장전극용 감광막
19: 전하저장전극 1차 콘택 20: 폴리 스페이서
21: 전하저장전극 2차 콘택 22: 전하저장전극 콘택
23: 폴리실리콘막 24: 감광막
25: 제4 절연막 26, 26a: 제5 절연막
27: 금속 배선용 감광막 28: 금속 배선용 1차 콘택
29: 금속 배선 콘택
본 발명에 따른 미세 콘택의 제조 방법에 있어서, 반도체 기판 상에 평탄화 특성이 우수한 제1 층간 절연막을 증착하는 단계; 상기 제1 층간 절연막 상에 상기 제1 층간 절연막과의 식각 선택비가 우수한 제1 식각 장벽층을 증착하는 단계; 상기 제1 식각 장벽층 상에 상기 제1 층간 절연막과 식각 선택비가 다른 제2 절연막을 증착하는 단계; 상기 제2 절연막 상에 콘택 형성용 감광막을 이용하여 상기 제1 식각 장벽층까지 식각함으로써 1차 콘택을 형성하는 단계; 상기 제2 절연막의 측벽에 스페이서를 형성하기 위하여 전체 구조 상부에 전도 물질을 증착하는 단계 및 전면성 식각을 통하여 스페이서를 형성하는 단계; 및 상기 스페이서 및 제2 절연막을 이용하여 콘택되는 표면까지 식각함으로써 콘택을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명에 따른 반도체 디램 소자의 비트라인용 미세 콘택을 제조함에 있어서, 반도체 기판 상에 워드라인이 기형성된 상부에 평탄화 특성이 우수한 제1 층간 절연막을 증착하는 단계; 상기 제1 층간 절연막 상에 상기 제1 층간 절연막과의 식각 선택비가 우수한 제1 식각 장벽층을 증착하는 단계; 상기 제1 식각 장벽층 상에 상기 제1 층간 절연막과 식각 선택비가 다른 제2 절연막을 증착하는 단계; 상기 제2 절연막 상에 비트라인 콘택 형성용 감광막을 이용하여 상기 제1 식각 장벽층까지 식각함으로써 1차 비트라인 콘택을 형성하는 단계; 상기 제2 절연막의 측벽에 스페이서를 형성하기 위하여 전체 구조 상부에 전도 물질을 증착하는 단계 ; 상기 전도 물질을 전면성 식각하여 스페이서를 형성하는 단계; 및 상기 스페이서 및 제2 절연막을 이용하여 반도체 기판 표면까지 식각함으로써 비트라인 콘택홀을 형성하는 단계를 포함한다.
본 발명에 따른 반도체 디램 소자를 제조함에 있어서, 반도체 기판 상에 워드라인이 기형성된 상부에 평탄화 특성이 우수한 제1 층간 절연막을 증착하는 단계; 상기 제1 층간 절연막 상에 상기 제1 층간 절연막과의 식각 선택비가 우수한 제1 식각 장벽층을 증착하는 단계; 상기 제1 식각 장벽층 상에 상기 제1 층간 절연막과 식각 선택비가 다른 제2 절연막을 증착하는 단계; 상기 제2 절연막 상에 비트라인 콘택 형성용 감광막을 이용하여 상기 제1 식각 장벽층까지 식각함으로써 1차 비트라인 콘택을 형성하는 단계; 상기 제2 절연막의 측벽에 스페이서를 형성하기 위하여 전체 구조 상부에 전도 물질을 증착하는 단계; 상기 전도 물질을 전면성 식각하여 스페이서를 형성하는 단계; 상기 스페이서 및 제2 절연막을 이용하여 반도체 기판 표면까지 식각함으로써 비트라인 콘택홀을 형성하는 단계; 상기 비트라인 콘택홀에 폴리실리콘을 증착 및 비트라인 형성 감광막을 이용하여 비트라인을 형성하는 단계; 상기 비트라인 상에 평탄화 특성이 우수한 제3 층간 절연막을 형성하는 단계;상기 제3 층간 절연막 상에 상기 제3 층간 절연막과의 식각 선택비가 우수한 제2 식각 장벽층 및 제1 폴리실리콘막을 차례로 증착하는 단계; 상기 제1 폴리실리콘막 상에 전하저장전극 콘택 형성용 감광막을 이용하여 상기 제2 식각 장벽층까지 식각함으로써 전하저장전극용 1차 콘택을 형성하는 단계; 상기 제1 폴리실리콘막의 측벽에 폴리 스페이서를 형성하기 위하여 상기 패턴 상에 제2 폴리실리콘막을 증착하여 전면성 식각으로 스페이서를 형성하는 단계; 상기 폴리 스페이서 및 상기 제1 폴리 실리콘막을 이용하여 상기 제1 식각 장벽층까지 식각하여 전하저장전극용 2차 콘택을 형성하는 단계; 및 상기 제1 층간 절연막을 반도체 기판 표면까지 식각함으로써 전하저장전극 콘택홀을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.
도 1은 디램 제조 방법으로 반도체 기판 상에 워드 라인(3)을 형성한 후 평탄화 특성이 우수한 제1 층간 절연막(6)인 BPSG막(Boro-PhosphoSilicate Glass layer)을 증착하여 열공정으로 평탄화하고, 그 위에 절연막과의 식각 선택비가 우수하여 식각된 표면이 균일하게 조절되도록 제1식각 장벽층(7)인 질화막을 증착한 후, 그 상부에 제1 층간 절연막과 식각 선택비가 다른 제2 절연막(8)으로 MTO층(Medium Temperature oxide layer)이나 TEOS층(TetraEthylOrthoSilicate layer)을 증착한다. 그 다음, 도 2에서와 같이 비트라인 콘택 형성용 감광막(9)을 이용하여 상기 질화막(7)까지 식각하여 비트라인 1차 콘택(10)을 형성한다. 1차 콘택을 형성한 다음, 전도 물질인 폴리실리콘을 증착한 후 전면성 식각을 하여, 도 3에서와 같이, 폴리 스페이서(11)를 형성한다. 여기서 증착되는 폴리실리콘의 두께는 폴리 스페이서를 이용하여 뒤에서 형성될 콘택과 하부 패턴이 연결되어 단락이 발생되지 않도록 두께를 조절하여 증착한다. 그리고, 상기 폴리 스페이서(11)와 제2 절연막(8)을 이용하여 제1 절연막(6)을 기판까지 식각함으로써 비트라인 콘택(12)을 형성한다. 그 다음, 도 4와 같이 비트라인(13)을 형성함으로써, 비트라인용 미세 콘택 제조시 반도체 기판 표면의 손상을 최소한으로 줄여 기판 손상 정도를 최대한 균일하게 할 수 있다. 이 방법을 이용할 경우, 상기 비트라인 형성을 위한 폴리 스페이서(11)에 의해 종래보다 콘택에 대한 비트라인의 오버랩을 줄일 수 있어서, 후속되는 전하저장전극 콘택과 공간상 마진이 증가하는 이점이 있다.
본 발명에 따른 또 다른 미세 콘택의 실시예를 설명함에 있어, 상기 실시예를 하부 구조로하여 계속 설명하기로 한다.
상기 비트라인을 형성한 다음, 필요에 따라 산화막으로 확산 방지층을 증착한 후, 도 5와 같이, 평탄화 특성이 우수한 제3 절연막(15)을 차례로 증착한 후 열공정을 거쳐 평탄화한다. 그 다음, 제3 절연막(15)에 비해 식각 속도가 낮은 제2 식각 장벽층(16)인 질화막과 제1 폴리실리콘막(17)을 차례로 증착한다. 도 6와 같이, 상기 제1 폴리실리콘막(17) 상부에 전하저장전극용 감광막(18)을 이용하여 상기 제1 폴리실리콘을 식각하여 전하저장전극용 1차 콘택(19)을 형성한다. 그 다음, 전체 구조 상부에 폴리실리콘을 증착을 한 후 전면성 식각을하여 폴리 스페이서(20)를 형성한다. 도 7은 상기 제1 폴리실리콘막(17) 및 폴리 스페이서(20)를 이용하여 제1 식각 장벽층(7)까지 전하저장전극용 2차 콘택(21)을 형성한 후, 비트라인 콘택 형성시와 동일한 방법으로 전하저장전극 콘택(22)을 형성한다. 이와 같은 방법으로 비트라인 콘택 형성시 파생되는 이점과 동일한 결과를 얻을 수 있다. 즉, 스페이서 패턴을 이용하여 식각함으로써 공간 마진을 증가시킬 수 있으며, 식각 장벽층을 사용함으로써 식각되는 표면의 균일도를 조절할 수 있어 반도체 기판 표면의 손상을 최소한으로 줄임과 동시에 고르게 하여 접합 누설 전류를 줄일 수 있다.
도 8은 상기 형성된 전하저장전극 콘택 상에 전하저장전극용 폴리실리콘막(23)을 증착한 다음, 감광막(24)을 사용하여 전하저장전극을 형성한다. 그 다음, 도 9A에서와 같이, 상기 패턴 상에 유전체막(24) 및 양극(Plate Node) 폴리실리콘(25)을 차례로 증착하여 전하저장전극을 형성한다.
이 때 셀 지역 이외의 주변 지역은 제2 식각 장벽층(16)까지 식각하여 주변 지역에서 제2 질화막을 제거한다. 그 다음 제4 및 제5 절연막(25 및 26)을 증착한다
도 9B는 제1 금속 배선 형성에 관한 것으로, 제3 절연막(15)과 동일한 제4 절연막이 상기된 바와 같이 증착된 후 열공정을 통하여 평탄화되고, 제1 금속 배선 콘택 형성 감광막(27)을 이용하여 제1 식각 장벽층(7)까지 금속 배선용 1차 콘택(28)을 형성한다. 그 다음, 제5 절연막(26)과 동일한 절연막을 증착한 후 전면성 식각을하여 스페이서(26a)를 형성한다. 여기서 제5 절연막은 제1, 제3 및 제4 절연막에 비해 식각 속도가 낮다. 이어서, 상기 콘택 스페이서(26a) 및 제5 절연막(26)을 이용하여 금속 배선 콘택(29)을 형성한다. 이로써 상기 전술한 효과와 동일하게 균일하고 최소화된 반도체 기판 표면의 손상을 얻을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 바와 같이 본 발명은 비트라인용 콘택, 전하저장전극용 콘택 및 제1 금속배선용 콘택 형성시, 상부 절연층과 식각하고자하는 층과의 식각선택비 및 스페이서를 이용하여 식각함으로써 반도체 기판 표면의 손상을 최소화하여 접합 누설 전류를 감소시키는 것을 가능하게 할 수 있다.

Claims (18)

  1. 반도체 기판에 접합부 및 소자의 하부층이 형성되어 있는 전체 상부에 평탄화 특성이 우수한 제1 층간 절연막을 증착하는 단계;
    상기 제1 층간 절연막 상에 상기 제1 층간 절연막과의 식각 선택비가 우수한 제1 식각 장벽층을 증착하는 단계;
    상기 제1 식각 장벽층 상에 상기 제1 층간 절연막과 식각 선택비가 다른 제2 절연막을 증착하는 단계;
    상기 제2 절연막 상에 콘택 형성용 감광막을 이용하여 상기 제1 식각 장벽층까지 식각함으로써 1차 콘택을 형성하는 단계;
    상기 제2 절연막의 측벽에 스페이서를 형성하기 위하여 전체 구조 상부에 전도 물질을 증착하는 단계 ;
    상기 전도 물질을 전면성 식각하여 스페이서를 형성하는 단계; 및
    상기 스페이서 및 제2 절연막을 이용하여 콘택되는 표면까지 식각함으로써 콘택홀을 형성하는 단계를 포함하여 이루어지는 반도체 소자의 콘택 제조 방법.
  2. 반도체 디램 소자의 비트라인을 형성함에 있어서,
    반도체 기판 상에 워드라인이 기형성된 상부에 평탄화 특성이 우수한 제1 층간 절연막을 증착하는 단계;
    상기 제1 층간 절연막 상에 상기 제1 층간 절연막과의 식각 선택비가 우수한 제1 식각 장벽층을 증착하는 단계;
    상기 제1 식각 장벽층 상에 상기 제1 층간 절연막과 식각 선택비가 다른 제2 절연막을 증착하는 단계;
    상기 제2 절연막 상에 비트라인 콘택 형성용 감광막을 이용하여 상기 제1 식각 장벽층까지 식각함으로써 1차 비트라인 콘택을 형성하는 단계;
    상기 제2 절연막의 측벽에 스페이서를 형성하기 위하여 전체 구조 상부에 전도 물질을 증착하는 단계;
    상기 전도 물질을 전면성 식각하여 스페이서를 형성하는 단계; 및
    상기 스페이서 및 제2 절연막을 이용하여 반도체 기판 표면까지 식각함으로써 비트라인 콘택홀을 형성하는 단계를 포함하여 이루어지는 반도체 디램 소자의 비트라인 콘택 제조 방법.
  3. 제 2항에 있어서,
    상기 비트라인 콘택홀 형성 후, 상기 비트라인 콘택홀에 폴리실리콘을 증착하여 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디램 소자의 비트라인 콘택 제조 방법.
  4. 제 2항에 있어서,
    상기 제1 층간 절연막은 BPSG막인 것을 특징으로 하는 반도체 디램 소자의 비트라인 콘택 제조 방법.
  5. 제 2항에 있어서,
    상기 제1 식각 장벽층은 질화막인 것을 특징으로 하는 반도체 디램 소자의 비트라인 콘택 제조 방법.
  6. 제 2항에 있어서,
    상기 제2 절연막은 MTO막인 것을 특징으로 하는 반도체 디램 소자의 비트라인 콘택 제조 방법.
  7. 제 2항에 있어서,
    상기 제2 절연막은 TEOS막인 것을 특징으로 하는 반도체 디램 소자의 비트라인 콘택 제조 방법.
  8. 제 1항에 있어서,
    상기 스페이서 형성을 위한 전도 물질은 폴리실리콘막인 것을 특징으로 하는 반도체 디램 소자의 비트라인 콘택 제조 방법.
  9. 반도체 디램 소자를 제조함에 있어서,
    반도체 기판 상에 워드라인이 기형성된 상부에 평탄화 특성이 우수한 제1 층간 절연막을 증착하는 단계;
    상기 제1 층간 절연막 상에 상기 제1 층간 절연막과의 식각 선택비가 우수한 제1 식각 장벽층을 증착하는 단계;
    상기 제1 식각 장벽층 상에 상기 제1 층간 절연막과 식각 선택비가 다른 제2 절연막을 증착하는 단계;
    상기 제2 절연막 상에 비트라인 콘택 형성용 감광막을 이용하여 상기 제1 식각 장벽층까지 식각함으로써 1차 비트라인 콘택을 형성하는 단계;
    상기 제2 절연막의 측벽에 스페이서를 형성하기 위하여 전체 구조 상부에 전도 물질을 증착하는 단계;
    상기 전도 물질을 전면성 식각하여 스페이서를 형성하는 단계;
    상기 스페이서 및 제2 절연막을 이용하여 반도체 기판 표면까지 식각함으로써 비트라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀에 폴리실리콘을 증착 및 비트라인 형성 감광막을 이용하여 비트라인을 형성하는 단계;
    상기 비트라인 상에 평탄화 특성이 우수한 제3 층간 절연막을 형성하는 단계;
    상기 제3 층간 절연막 상에 상기 제3 층간 절연막과의 식각 선택비가 우수한 제2 식각 장벽층 및 제1 폴리실리콘막을 차례로 증착하는 단계;
    상기 제1 폴리실리콘막 상에 전하저장전극 콘택 형성용 감광막을 이용하여 상기 제2 식각 장벽층까지 식각함으로써 전하저장전극용 1차 콘택을 형성하는 단계;
    상기 제1 폴리실리콘막의 측벽에 폴리 스페이서를 형성하기 위하여 상기 패턴 상에 제2 폴리실리콘막을 증착하여 전면성 식각으로 스페이서를 형성하는 단계;
    상기 폴리 스페이서 및 상기 제1 폴리 실리콘막을 이용하여 상기 제1 식각 장벽층까지 식각하여 전하저장전극용 2차 콘택을 형성하는 단계; 및
    상기 제1 층간 절연막을 반도체 기판 표면까지 식각함으로써 전하저장전극 콘택홀을 형성하는 단계를 포함하여 이루어지는 반도체 디램 소자 제조 방법.
  10. 제 9항에 있어서,
    상기 비트라인 형성 후전체 구조 상부에 불순물 확산 방지층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디램 소자 제조 방법.
  11. 제 9항에 있어서,
    상기 제1 층간 절연막은 BPSG막인 것을 특징으로 하는 반도체 디램 소자 제조 방법.
  12. 제 9항에 있어서,
    상기 제1 식각 장벽층은 질화막인 것을 특징으로 하는 반도체 디램 소자 제조 방법.
  13. 제 9항에 있어서,
    상기 제2 절연막은 MTO막인 것을 특징으로 하는 반도체 디램 소자 제조 방법.
  14. 제 9항에 있어서,
    상기 제2 절연막은 TEOS막인 것을 특징으로 하는 반도체 디램 소자 제조 방법.
  15. 제 9항에 있어서,
    상기 불순물 확산 방지층은 MTO막인 것을 특징으로 하는 반도체 디램 소자 제조 방법.
  16. 제 9항에 있어서,
    상기 불순물 확산 방지층은 TEOS막인 것을 특징으로 하는 반도체 디램 소자 제조 방법.
  17. 제 9항에 있어서,
    상기 제3 층간 절연막은 BPSG막인 것을 특징으로 하는 반도체 디램 소자 제조 방법.
  18. 제 9항에 있어서,
    상기 제2 식각 방지층은 질화막인 것을 특징으로 하는 반도체 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100418588B1 (ko) * 2001-11-27 2004-02-14 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7799643B2 (en) 2007-05-18 2010-09-21 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device having self-aligned contact plug
US7842571B2 (en) 2006-10-19 2010-11-30 Samsung Electronics Co., Ltd. Method for forming semiconductor device

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