KR20030051031A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, PE-TEOS 산화막으로 이루어진 하부 절연막 표면의 특성 열화 및 단차로 인한 불량의 발생을 방지하기 위하여 평탄성이 양호한 O3-TEOS 산화막을 고착력이 높은 조건에서 증착하여 상부 절연막을 형성하므로써 소자의 전기적 특성 및 수율이 증대되도록 한 반도체 소자의 제조 방법에 관한 것이다.

Description

반도체 소자의 제조 방법 {Method for manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, PE-TEOS 산화막 및 O3-TEOS 산화막이 적층된 구조의 층간절연막을 갖는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 다수의 메모리 셀로 이루어진 메모리 셀 어레이와, 메모리 셀에 정보를 저장하거나 저장된 정보를 독출하기 위해 필요한 주변회로로 이루어진다.
실제 반도체 소자 제조 공정에서 이러한 메모리 셀 어레이와 주변회로는 각기 다른 영역의 반도체 기판에 형성되는데, 소자의 집적도가 증가됨에 따라 메모리 셀 지역과 주변회로 지역이 가까이 위치되기 때문에 단차로 인한 여러 가지의 불량이 발생된다. 예를들어, 높이가 높은 메모리 셀 지역과 상대적으로 높이가 낮은 주변회로 지역의 경계부에서 하부의 심한 단차로 인해 사진 및 식각 공정이 정상적으로 이루어지지 않아 패턴의 불량이 발생된다.
그러면 반도체 소자의 제조 공정을 통해 종래 기술의 문제점을 살펴보기로 한다.
도 1a 내지 도 1c는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도로서, 디램(DRAM) 소자의 제조 과정을 예를들어 도시한다.
도 1a를 참조하면, 반도체 기판(1) 상에 적층 구조의 게이트 산화막(2)과 게이트 전극(3)을 형성하고, 게이트 전극(3) 양측부의 반도체 기판(1)에 접합영역(4)을 형성하여 트랜지스터의 제조를 완료한다. 이러한 트랜지스터 제조 공정은 반도체 기판(1)의 메모리 셀 지역(C)과 주변회로 지역(P)에서 동시에 이루어진다.
전체 상부면에 제 1 절연막(5)을 형성하고 소정 부분의 접합영역(4)이 노출되도록 제 1 절연막(5)을 패터닝한 후 노출된 접합영역(4)과 연결되도록 제 1 절연막(5) 상에 비트라인(6)을 형성한다. 전체 상부면에 제 2 절연막(7)을 형성하고 다른 부분의 접합영역(4)이 노출되도록 제 2 및 제 1 절연막(7 및 5)을 순차적으로 패터닝하여 콘택홀을 형성한 다음 콘택홀 내에 플러그(8)를 형성한다.
도 1b를 참조하면, 플러그(8)를 포함하는 제 2 절연막(7) 상에 제 3 절연막(9)을 형성하고 플러그(8)가 노출되도록 제 3 절연막(9)을 패터닝한 다음 플러그(8)와 연결되도록 제 3 절연막(9) 상에 캐패시터의 하부전극(10)을 형성한다. 이때, 제 3 절연막(9)은 PE-TEOS 산화막으로 형성한다.
도 1c를 참조하면, 하부전극(10)을 포함하는 제 3 절연막(9) 상에 유전체막(11) 및 상부전극(12)을 순차적으로 형성한 후 패터닝하여 캐패시터의 제조를 완료한다. 이때, PE-TEOS 산화막은 습식 식각 속도가 늦기 때문에 이를 이용하여 주변회로 지역(P)의 제 3 절연막(9)이 잔류되도록 하므로써 메모리 셀 지역(C)과 주변회로 지역(P) 간의 단차 완화가 이루어진다.
이후, 전체 상부면에 제 4 절연막(13)을 형성하고 주변회로 지역(P)의 제 4, 제 3, 제 2 및 제 1 절연막(13, 9, 7 및 5)을 순차적으로 패터닝하여 게이트전극(3)의 소정 부분이 노출되도록 콘택홀(14)을 형성한 후 콘택홀(14)을 통해 게이트 전극(3)과 연결되도록 제 4 절연막(13) 상에 금속배선(도시않됨)을 형성한다. 이때, 상기 제 4 절연막(13)은 PE-TEOS 산화막으로 형성한다.
그런데 상기와 같은 종래의 공정에서는 캐패시터의 상부전극(12) 높이로 인해 메모리 셀 지역(C)과 주변회로 지역(P) 경계부에서의 단차가 약 45°정도 된다. 그러므로 이러한 단차가 PE-TEOS 산화막으로 이루어지는 제 4 절연막(13)의 표면에 그대로 반영되어 후속 금속배선과의 접속을 위한 플러그 형성 시 도전물이 잔류되거나 금속배선 형성을 위한 사진 및 식각 공정 시 불량이 초래되어 브릿지(Bridge) 등이 생성되고, 이에 의해 금속배선 간의 접촉 또는 배선의 불량이 유발된다.
또한, 주변회로 지역(P)의 제 3 절연막(9)이 노출된 상태에서 상부전극(12)이 형성되기 때문에 여러 단계의 공정(사진, 식각 등)을 거치면서 제 3 절연막(9)의 표면 상태가 불량해져 제 4 절연막(13)과의 계면 특성이 저하된다. 그러므로 상기 콘택홀(14) 형성 후 실시되는 세정 과정에서 모세관 현상에 의해 특성이 저하된 제 3 및 제 4 절연막(9 및 13) 계면으로 식각제가 침투되어 원치않는 링 모양(Ring Profile)의 식각부(A 부분)가 형성된다. 이러한 식각부(A)가 심하게 형성되는 경우 인접하는 다른 콘택홀과의 연결이 이루어져 브릿지가 유발되거나 베리어 금속층(Ti/TiN) 및 금속의 층덮힘을 불량하게 만든다.
한편, 제 4 절연막(13)을 형성한 후 상부전극(30)의 활성화를 위해 800℃의 온도에서 급속열처리(RTA) 또는 로(Tube) 열처리를 실시하는데, 이에 의해 PE-TEOS 산화막 표면의 단차 감소나 PE-TEOS 산화막 간의 고착력 증진에는 효과가 크지 않은 것으로 나타났다.
따라서 본 발명은 PE-TEOS 산화막으로 이루어진 절연막 상에 평탄성 및 고착력이 우수한 O3-TEOS 산화막이 형성되도록 하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 제조 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 소정의 공정을 거친 반도체 기판 상에 하부 절연막을 형성하는 단계와, 하부 절연막 상에 도전층 패턴을 형성한 후 도전층 패턴의 높이로 인한 표면의 단차를 감소시키며 하부 절연막과의 안정된 계면 접촉을 이루기 위해 전체 구조 상부에 O3-TEOS 산화막으로 상부 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기 하부 절연막은 PE-TEOS 산화막으로 이루어지며, 상기 O3-TEOS 산화막은 500 내지 550℃의 온도에서 2500 내지 5000Å의 두께로 증착되는 것을 특징으로 한다.
상기 상부 절연막을 형성하는 단계로부터 도전층 패턴의 활성화 및 상부 절연막에 함유된 불순물 제거를 위해 열처리하는 단계를 더 포함하여 이루어지는 것을 특징으로 한다.
상기 열처리는 급속열처리 및 로 열처리 중 어느 하나의 방법으로 실시되며, 750 내지 1000℃의 온도에서 20초 내지 30분동안 실시되는 것을 특징으로 한다.
도 1a 내지 도 1c는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 및 21: 반도체 기판2 및 22: 게이트 산화막
3 및 23: 게이트 전극4 및 24: 접합영역
5 및 25: 제 1 절연막6 및 26: 비트라인
7 및 27: 제 2 절연막8 및 28: 플러그
9 및 29: 제 3 절연막10 및 30: 하부전극
11 및 31: 유전체막12 및 32: 상부전극
13 및 33: 제 4 절연막14 및 34: 콘택홀
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도로서, 디램(DRAM) 제조 과정을 실시예로 설명한다.
도 2a를 참조하면, 반도체 기판(21) 상에 적층 구조의 게이트 산화막(22)과 게이트 전극(23)을 형성하고, 게이트 전극(23) 양측부의 반도체 기판(21)에 접합영역(24)을 형성하여 트랜지스터의 제조를 완료한다. 이러한 트랜지스터 제조 공정은 반도체 기판(21)의 메모리 셀 지역(C)과 주변회로 지역(P)에서 동시에 이루어진다.
전체 상부면에 제 1 절연막(25)을 형성하고 소정 부분의 접합영역(24)이 노출되도록 제 1 절연막(25)을 패터닝한 후 노출된 접합영역(24)과 연결되도록 제 1 절연막(25) 상에 비트라인(26)을 형성한다. 전체 상부면에 제 2 절연막(27)을 형성하고 다른 부분의 접합영역(24)이 노출되도록 제 2 및 제 1 절연막(27 및 25)을 순차적으로 패터닝하여 콘택홀을 형성한 다음 콘택홀 내에 플러그(28)를 형성한다.
도 2b를 참조하면, 플러그(28)를 포함하는 제 2 절연막(27) 상에 제 3 절연막(29)을 형성하고 플러그(28)가 노출되도록 제 3 절연막(29)을 패터닝한 다음 플러그(28)와 연결되도록 제 3 절연막(29) 상에 캐패시터의 하부전극(30)을 형성한다. 이때, 제 3 절연막(29)은 PE-TEOS 산화막으로 형성한다.
도 2c를 참조하면, 하부전극(30)을 포함하는 제 3 절연막(29) 상에 유전체막(31) 및 상부전극(32)을 순차적으로 형성한 후 패터닝하여 캐패시터의 제조를 완료한다. 이때, PE-TEOS 산화막은 습식 식각 속도가 늦기 때문에 이를 이용하여 주변회로 지역(P)의 제 3 절연막(29)이 잔류되도록 하므로써 메모리 셀 지역(C)과 주변회로 지역(P) 간의 단차 완화가 이루어진다.
이후, 전체 상부면에 제 4 절연막(33)을 형성하고 주변회로 지역(P)의 제 4, 제 3, 제 2 및 제 1 절연막(33, 29, 27 및 25)을 순차적으로 패터닝하여 게이트 전극(23)의 소정 부분이 노출되도록 콘택홀(34)을 형성한 후 콘택홀(34)을 통해 게이트 전극(23)과 연결되도록 제 4 절연막(33) 상에 금속배선(도시않됨)을 형성한다. 이때, 상기 제 4 절연막(33)은 O3-TEOS 산화막으로 형성한다.
자연 평탄성(Flow-like)이 우수한 O3-TEOS 산화막은 하지막에 대한 의존성이 억제되도록 500 내지 550℃의 온도에서 2500Å 이상의 두께, 바람직하게는 2500 내지 5000Å의 두께로 증착하며, 증착 시 O3의 밀도를 135g/m3이상, 바람직하게는 135 내지 180g/m3이 되도록 조절한다.
상기와 같이 제 4 절연막(33)을 O3-TEOS 산화막으로 형성하므로써 우수한 평탄성에 의해 도 2c에 도시된 바와 같이 메모리 셀 지역(C)과 주변회로 지역(P) 경계부에서의 단차가 2000 내지 2500Å 이하로 감소되며, 단차각이 약 35° 정도로 종래보다 감소된다. 그리고 O3-TEOS 산화막의 증착 온도가 높기 때문에 고착력이 양호해져 도 1c에서와 같이 여러 단계의 공정을 거치면서 표면 상태가 불량해진 제 3 절연막(29)과의 계면 접촉도 양호하게 이루어진다. 따라서 상기 콘택홀(34)을 형성한 후 실시하는 세정 과정에서 식각제의 침투로 인해 도 1c의 "A" 부분과 같이 발생되는 링 모양의 식각부도 생성되지 않는다.
또한, O3-TEOS 산화막을 형성한 후 상부전극(32)의 활성화를 위해 750 내지 1000℃의 온도에서 20초 내지 30분 정도 급속열처리 또는 로 열처리를 실시하게 되면 O3-TEOS 산화막에 함유된 불순물이 제거되기 때문에 안정된 막 구조를 이루게 된다.
하기의 표 1은 0.16㎛의 선폭을 갖는 소자 제조 공정에 본 발명을 적용한 경우 수율 및 불량률을 분석한 데이타이다. 브릿지의 생성에 따른 금속배선 간의 접촉으로 인해 발생될 수 있는 불량 항목들을 비교한 결과 종래보다 PE-TEOS 산화막 및 O3-TEOS 산화막을 사용한 본 발명의 공정이 우수한 결과를 얻게 됨을 알 수 있다.
절연막 레페어 가능 다이(REP) 누설전류(LKG) 동작전류(ICC) 대기전류(ICC2) 불량율
ea/wf %/wf ea/wf %/wf ea/wf %/wf ea/wf %/wf ea/wf %/wf
PE-TEOS(15장) 1 1.2 1.4 1.7 34.2 41.7 32.9 40.1 4.1 5.0
O3-TEOS(4장) 6 7.3 1.5 1.8 27.5 33.5 26.5 32.3 3.3 4.0
상기 표 1에서 리페어 가능 다이(REP)는 공정 상 잘못으로 다이가 동작을 하지 않지만 회로 변경을 통하여 동작을 할 수 있는 다이, 누설전류(LKG)는 기판으로 흐르는 전류, 동작 전류(ICC)는 회로 동작시 금속 배선으로 흐르는 전류, 대기 전류(ICC2)는 회로 동작 전 금속 배선으로 흐르는 전류를 각각 나타낸다.
기판 및 금속 배선으로 흐르는 전류는 제한되어 있으나, 실제 공정 상의 문제로 인해 예를 들어, 금속 배선 간의 단락(bridge)으로 인해 원하지 않은 배선으로 전류가 흐를 수 있다. 공정 상의 문제로는 여러 가지가 있겠지만, 본 발명에서 비교하고자 하는 것은 O3-TEOS 산화막 형성 후의 금속 배선 공정이다.
만약, O3-TEOS 산화막이 자연 평탄성을 가지지 못하거나 표면이 매끄럽지 못하다면 후속 금속 배선 식각시 단락이 유발되어 동작 전류나 대기 전류 등이 과도하게 흐를 수 있다. 그러므로 불량 다이가 얼마나 되는 가를 측정했는데, 표 1을 통해 알 수 있 듯이 본 발명의 경우 개선 효과가 있음을 알 수 있다. 즉, O3-TEOS의 사용에 따라 단차각이 감소되므로 금속 배선 간의 미세한 단락이 효과적으로 방지된다.
상술한 바와 같이 본 발명은 PE-TEOS 산화막으로 이루어진 절연막 상에 평탄성 및 고착력이 우수한 O3-TEOS 산화막으로 절연막을 형성한다. 따라서 본 발명을 적용하면 첫째, 메모리 셀 지역과 주변회로 지역 경계부에서의 단차 감소에 의해 후속 공정의 진행이 용이해지며 불량이 감소된다. 둘째, 하지막에 대한 의존성이 낮은 조건에서 O3-TEOS 산화막을 증착하여 고착력을 증대시키므로써 표면 상태가 불량해진 PE-TEOS 산화막과의 계면 접촉이 안정되게 이루어지고, 이에 따라 콘택홀 세정 시 계면을 통한 식각제의 침투가 방지된다. 세째, 후속 열처리에 의해 O3-TEOS산화막에 함유된 불순물이 제거되기 때문에 안정된 막 구조를 이루게 되어 소자의 전기적 특성 향상을 이룰 수 있다. 네째, 본 발명은 PE-TEOS 산화막보다 증착 속도가 빠른 O3-TEOS 산화막을 이용하므로써 수율이 향상된다. 다섯째, PE-TEOS 산화막을 증착하기 위해서는 전용 장비가 필요하지만, 본 발명에 사용되는 O3-TEOS 산화막은 기존에 사용하는 O3-BPSG 증착 장비를 이용하면 되므로 추가적인 장비 구입에 따른 비용 부담이 감소된다.

Claims (7)

  1. 소정의 공정을 거친 반도체 기판 상에 하부 절연막을 형성하는 단계와,
    상기 하부 절연막 상에 도전층 패턴을 형성한 후 상기 도전층 패턴의 높이로 인한 표면의 단차를 감소시키며 상기 하부 절연막과의 안정된 계면 접촉을 이루기 위해 전체 구조 상부에 O3-TEOS 산화막으로 상부 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 하부 절연막은 PE-TEOS 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 O3-TEOS 산화막은 500 내지 550℃의 온도에서 2500 내지 5000Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 증착 과정에서 O3의 밀도는 135 내지 180g/m3으로 조절되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 상부 절연막을 형성하는 단계 이 후에 상기 도전층 패턴의 활성화 및 상기 상부 절연막에 함유된 불순물 제거를 위해 열처리하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 열처리는 급속열처리 및 로 열처리 중 어느 하나의 방법으로 실시되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 5 항에 있어서,
    상기 열처리는 750 내지 1000℃의 온도에서 20초 내지 30분동안 실시되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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