KR19990021584A - 반도체 장치의 전하 저장 전극 형성 방법 - Google Patents

반도체 장치의 전하 저장 전극 형성 방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술 분야.
반도체 장치 제조 방법.
2. 발명이 해결하고자 하는 기술적 과제.
커패시터의 전하 저장 전극 형성시, 전도특성이 우수한 반도체 장치의 전하 저장 전극 형성방법을 제공하고자 함.
3. 발명의 해결 방법의 요지.
반도체 장치의 전하 저장 전극 형성시, 전하 저장 전극을 하부의 트랜지스터와의 연결을 위한 플러그 형성시, 플러그와 전하 저장 전극과의 접촉 면적을 향상시키고자 한다.
4. 발명의 중요한 용도.
반도체 장치 제조 공정에 이용됨.

Description

반도체 장치의 전하 저장 전극 형성 방법
본 발명은 디램또는 FeRAM(DRAM; Dynamic random access memory)과 같은 반도체 장치에 관한 것으로, 특히 전기적 연결 특성이 우수한 전하 저장 전극의 형성 방법에 관한 것이다.
일반적으로 디램(Dynamic Random Access Memory) 셀을 만들기 위하여, 4번의 폴리 실리콘층이 형성되는데 각각, 모스 트랜지스터의 게이트전극을 이루어 외부회로와 연결되는 워드라인, 모스 트랜지스터의 한방향(소스)에 연결되어 신호를 전송하는 비트라인, 모스 트랜지스터의 나머지 한방향(드레인)에 연결되고, 커패시터의 전하 저장 전극을 이루는 폴리실리콘층 및 커패시터의 플레이트 전극을 위한 폴리 실리콘층으로 사용된다.
고밀도의 FeRAM 또는 DRAM 등의 메모리 소자의 커패시터의 전하 저장 전극을 형성하기 위하여 유전율이 높은 강유전체(ferroelectric)를 사용한다. 이 경우 아직까지 강유전체 커패시터의 형성시, 화학 기상 증착 방법을 이용한 우수한 단차 피복성의 공정이 어렵기 때문에, 하부층과의 연결시 플러그 공정이 필수적이다. 현재까지 가장 적합한 플러그 재료는 폴리 실리콘막으로 평가되고 있다.
먼저, 도1a에 도시된 바와같이, 실리콘 기판(11)상에 워드라인용 제1폴리 실리콘(12)과 비트라인용 제2폴리 실리콘막(13)을 포함하는 층간절연막(14)을 형성한다. 그리고, 전하 저장 전극 콘택홀용 마스크를 이용하여 층간절연막(14)을 식각하여 콘택홀을 형성한후, 제3폴리 실리콘(15)을 증착하여 콘택홀을 매립한다.
다음으로,도1b에 도시된 바와같이, 제3폴리 실리콘(15)을 전면성 식각하고, 그 상부에 장벽금속으로 Ti/TiN막(!6)을 형성한후 전하 저장 전극을 형성하는 전도막(17)을 형성한다. 그리고 그 상부에 유전막으로 강유전체(18)을 형성한다.
다음으로,도1c에 도시된 바와같이, 전하 저장 전극용 마스크를 이용하여 강유전체(18), 전도막(17), Ti/TiN막(!6)을 식각한다.
전술한 바와같이 진행되는 공정시, 강유전체(18)의 결정화를 위한 산소 분위기의 후속 열 공정에서, 폴리 실리콘(15)으로 확산되는 산소로 인하여 폴리 실리콘(15)상부가 산화된다. 이에 폴리 실리콘(15)과 커패시터 전하 저장 전극 전도막(17) 사이의 계면에서 산화막(도시되지 않음)의 형성에 따른 접촉저항의 증가가 심각한 문제로 대두되고 있다.
이에 좀더 개선된 방안으로, 커패시터 전하 저장 전극형성시, 전하 저장 전극을 산소의 확산을 효과적으로 억제시키기 위한, 산화물 전극(RuO2, lrO2, LaSrCuO 등)을 사용한다.
그러나, 현재까지도 700℃ 이상의 고온의 산소 분위기의 열공정시, 완전히 산소의 확산을 방지시켜 폴리실리콘(15) 상부의 산화를 방지하는 전극의 형성에는 어려움이 많아 여전히 접촉저항을 감소시키는 문제는 연구 과제로 남아있는 실정이다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 커패시터의 전하 저장 전극 형성시, 전도특성이 우수한 반도체 장치의 전하 저장 전극 형성방법을 제공함을 그 목적으로 한다.
도1a 내지 도 1c는 종래의 전하 저장 전극 형성 단면도,
도2a 내지 도2d는 본 발명의 일실시예에 따른 전하 저장 전극 형성 단면도.
도면의 주요 부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 제1폴리 실리콘막
23 : 제2폴리 실리콘막 24 : 층간절연막
25 : 제3폴리 실리콘 26 : 제4폴리 실리콘
상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 장치의 형성방법은, 전하 저장 전극을 구비하는 반도체 장치의 형성방법에 있어서, 층간절연막 상에 콘택홀용 마스크를 형성하는 단계; 상기 마스크를 사용하여 습식식각과 건식식각을 차례로 진행하는 단계; 상기 층간 절연막 상에 제1전도막을 형성한후 제1전면성 식각하는 단계; 전체구조 상부에 제2전도막을 형성한후 제2전면성 식각하는 단계; 및 전하 저장 전극용 전도막을 형성하여 패터닝하는 단계를포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
먼저, 도2a에 도시된 바와같이, 실리콘 기판(21)상에 워드라인용 제1폴리 실리콘(22)과 비트라인용 제2폴리 실리콘막(23)을 포함하는 층간절연막(24)을 형성한다.
다음으로,도2b에 도시된 바와같이, 기 형성된 층간 절연막(24)을 화확적 물리적 연마방법으로 평탄화 시킨다. 그 상부에 전하 저장 전극 콘택홀용 마스크를 이용하여 포토레지스트 패턴(27)을 형성한다.
다음으로,도2c에 도시된 바와같이, 포토레지스트 패턴(27)을 식각장벽으로하여 식각한다. 그런데, 불산을 습식식각 용액으로하여 부분적으로 층간절연막(24)을 식각한다. 그리고, 플라즈마를 이용한 건식식각으로 최종적인 콘택홀을 형성한다.
여기서 불산을 이용한 습식식각의 공정 정도는, 후속 공정으로 플러그를 형성하는 폴리 실리콘과 커패시터 전하 저장 전극의 접촉면적에 의해서 결정된다. 이러한 접촉 면적의 증가를 위해서, 습식 식각을 많이 진행 하는 것이 좋으나, 플러그를 형성하는 폴리 실리콘과 커패시터 전하 저장 전극의 공정의 여유분으로 충분한 오버랩이 이루어지도록 결정한다.
마지막으로, 도2d에 도시된 바와같이, 제3폴리 실리콘(25)을 증착하고 전면성 식각하여 콘택홀내에 제3폴리실리콘(25) 플러그를 형성한다. 이때 제3폴리 실리콘(25) 플러그 형성시, 제3폴리 실리콘(25)의 디싱(dishing)현상이 발생된다. 이를 방지하기 위한 목적으로 전체구조 상부에 제4폴리 실리콘막(26)을 형성한후 층간절연막(24)이 노출되도록 전면성 식각을 진행한다.
이후에 장벽금속막, 전하 저장전극, 유전막, 플레이트 전극을 형성하여 커패시터를 형성한다.
전술한 바와같은 공정으로 이루어지는 커패시터는, 콘택홀을 매립하는 플러그와, 그 상부에 형성되는 전하 저장 전극의 접촉 면적을 종래 방법보다 많이 확보하여 접촉 저항 특성을 향상시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, 반도체 장치의 전하 저장 전극 형성시, 전하 저장 전극용 콘택홀의 입구를 넓게 형성하여 전하 저장 전극용 전도막과 콘택홀에 매립되는 플러그와의 접촉 저항 특성을 향상시킨다.

Claims (5)

  1. 전하 저장 전극을 구비하는 반도체 장치의 형성방법에 있어서,
    층간절연막 상에 콘택홀용 마스크를 형성하는 단계;
    상기 마스크를 사용하여 습식식각과 건식식각을 차례로 진행하는 단계;
    상기 층간 절연막 상에 제1전도막을 형성한후 제1전면성 식각하는 단계;
    전체구조 상부에 제2전도막을 형성한후 제2전면성 식각하는 단계; 및
    전하 저장 전극용 전도막을 형성하여 패터닝하는 단계를
    포함하여 이루어지는 반도체 장치 형성 방법.
  2. 제1항에 있어서,
    제1 및 제2전도막은 폴리 실리콘막으로 하는 반도체 장치 형성 방법.
  3. 제2항에 있어서,
    제1 및 제2전도막은
    Ti/TiN으로 이루어지는 장벽금속막을 형성하는 단계;
    상기 장벽금속막 상에 금속막을 형성하는 단계를 포함하여 이루어지 반도체 장치 형성방법.
  4. 제3항에 있어서,
    상기 금속막은 백금, 텅스텐, Ru, RuO2, Ir, IrO2중 적어도 하나로 이루어지는 반도체 장치 형성 방법.
  5. 제4항에 있어서,
    상기 금속막은 화학 기상 증착 방법으로 형성되는 반도체 장치 형성 방법.
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