KR100296916B1 - 반도체 소자의 캐패시터 형성 방법 - Google Patents

Abstract

본 발명은 수소의 확산을 효과적으로 방지하며, 여러 단계의 열처리 공정을 수반하지 않는 캐패시터 형성 방법에 관한 것으로, Bi₄Ti₃O₁₂막을 확산방지막으로 형성하는데 그 특징이 있다. Bi₄Ti₃O₁₂막을 확산방지막으로 형성함으로써, H₂또는 H₂O의 침투를 효과적으로 방지할 수 있으며, 수소의 침투로 저하된 소자의 특성을 회복시키기 위한 여러 단계의 열처리 공정이 수반되지 않으므로 공정을 간소화시키고, 제조 수율을 향상시킬 수 있다.

Description

반도체 소자의 캐패시터 형성 방법

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 수소의 확산을 효과적으로 방지할 수 있는 캐패시터 형성 방법에 관한 것이다.

강유전체 캐패시터 형성 후 실시되는 층간절연막 형성 및 평탄화 과정에서 H₂또는 H₂O가 발생된다. 이러한 수소는 캐패시터의 유전막으로 침투하고, 유전막 표면에 흡착되어 산소 결핍 및 조성 변화를 일으켜 유전막의 전기적 특성을 저하시킨다.

수소의 확산을 방지하기 위하여 TEOS(tetra ethyl ortho silicate)-SiO₂막 및 TiO₂막으로 이루어지는 이중막 구조의 확산방지막을 형성하거나, TEOS-SiO₂단일막으로 확산방지막을 형성하는 방법이 제시되고 있으나, SiO₂막은 증착 소오스 자체가 수소를 포함하고 있어 수소의 확산방지에는 한계가 존재한다.

또한, 수소 침투로 저하된 소자 특성을 회복하기 위하여 여러 단계의 열처리공정을 실시함으로 인하여 소자의 제조 수율이 저하되는 단점이 있다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 수소의 확산을 효과적으로 방지하며, 여러 단계의 열처리 공정을 수반하지 않는 캐패시터 형성 방법을 제공하는데 그 목적이 있다.

도1 내지 도5는 본 발명의 일실시예에 따른 캐패시터 형성 공정 단면도.

* 도면의 주요 부분에 대한 도면 부호의 설명

18: Ti 접착막 19: TiAlN 장벽금속막

20: 제1 Pt막 21: 유전막

22: TiO₂제1 확산방지막 23: Bi₄Ti₃O₁₂제2 확산방지막

24: 제2 Pt막

상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 하부전극을 형성하는 제1 단계; 상기 하부전극 상에 유전막을 형성하는 제2 단계; 상기 하부전극 측벽 및 상기 유전막 측벽을 감싸는 Bi₄Ti₃O₁₂확산방지막을 형성하는 제3 단계; 및 상기 유전막과 접하는 상부전극을 형성하는 제4 단계를 포함하는 반도체 소자의 캐패시터 형성 방법을 제공한다.

이하, 본 발명의 일실시예에 따른 강유전체 캐패시터 형성 공정 단면도인 도1 내지 도5를 참조하여 본 발명의 일실시예를 설명한다.

먼저, 도1에 도시한 바와 같이 트랜지스터 및 비트라인 형성 공정이 완료된 반도체 기판(10) 상에 층간절연 및 평탄화를 위하여 제2 층간절연막(16)을 BPSG(borophosphosilicate glass)로 형성하고, 제2 층간절연막(16) 및 제1 층간절연막(14)을 선택적으로 식각하여 반도체 기판(10)을 노출시키는 콘택홀을 형성한 후, 콘택홀 내에 폴리실리콘 플러그(plug)(17)를 형성한다. 도1에서 미설명 도면 부호 11은 소자분리막, 12는 게이트 산화막, 13은 게이트 전극을 나타낸다.

다음으로, 도2에 도시한 바와 같이 폴리실리콘 플러그(17) 형성 공정이 완료된 전체 구조 상에, 5 ㎚ 내지 50 ㎚ 두께의 Ti 접착막(18), 40 ㎚ 내지 90 ㎚ 두께의 TiAlN 장벽금속막(19), 100 ㎚ 내지 300 ㎚ 두께의 제1 Pt막(20) 및 유전막(21)을 차례로 형성한다. 상기 제1 Pt막(20)은 하부전극을 이루며, 상기 유전막(21)은 SrBi₂Ta₂O₉또는 Pb(Zr_xTi_1-x)O₃강유전체 박막으로 형성한다.

다음으로, 도3에 도시한 바와 같이 유전막(21), 제1 Pt막(20), TiAlN 장벽금속막(19) 및 Ti 접착막(18)을 선택적으로 식각하여, Ti 접착막(18), TiAlN 장벽금속막(19), 제1 Pt막(20) 및 유전막(21)으로 이루어지는 패턴을 형성한다. 이어서, 제2 층간절연막(16) 및 유전막(17) 상에 TiO₂제1 확산방지막(22)을 형성하고, TiO₂제1 확산방지막(22) 상에 50 ㎚ 내지 200 ㎚ 두께의 Bi₄Ti₃O₁₂제2 확산방지막(23)을 형성한다.

이때, TiO₂제1 확산방지막(22) 및 Bi₄Ti₃O₁₂제2 확산방지막(23)은 Ti 접착막(18), TiAlN 장벽금속막(19), 제1 Pt막(20) 및 유전막(21)으로 이루어지는 패턴의 측벽을 감싸도록 형성된다. 또한, Bi₄Ti₃O₁₂제2 확산방지막(23)은 H₂나 H₂O가 발생되지 않는 화학기상증착법 또는 물리기상증착법으로 형성한다. 그리고, 상기 확산방지막은 Bi₄Ti₃O₁₂단일막으로 형성할 수도 있으며, 이 경우 TiO₂제1 확산방지막(22) 형성 과정은 생략된다.

다음으로, 도4에 도시한 바와 같이 Bi₄Ti₃O₁₂제2 확산방지막(23) 및 TiO₂제1 확산방지막(22)을 선택적으로 식각하여 유전막(21)을 노출시킨다. 이어서, 상기 유전막(21) 접하여 상부전극을 이룰 제2 Pt막(24)을 100 ㎚ 내지 300 ㎚ 두께로 형성하고, 제2 Pt막(24)을 선택적으로 식각하여 캐패시터를 완성한다.

다음으로, 도5에 도시한 바와 같이 캐패시터 형성이 완료된 반도체 기판(20) 상에 제3 층간절연막(25)을 형성한 다음, 금속배선(26)을 형성한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은, Bi₄Ti₃O₁₂막을 확산방지막으로 형성함으로써 H₂또는 H₂O의 침투를 효과적으로 방지할 수 있으며, 수소의 침투로 저하된 소자의 특성을 회복시키기 위한 여러 단계의 열처리 공정이 수반되지 않으므로 공정을 간소화시키고, 제조 수율을 향상시킬 수 있다.

Claims (8)

1. 반도체 소자의 캐패시터 형성 방법에 있어서,

   반도체 기판 상부에 하부전극을 형성하는 제1 단계;

   상기 하부전극 상에 유전막을 형성하는 제2 단계;

   상기 하부전극 측벽 및 상기 유전막 측벽을 감싸는 Bi₄Ti₃O₁₂확산방지막을 형성하는 제3 단계; 및

   상기 유전막과 접하는 상부전극을 형성하는 제4 단계

   를 포함하는 반도체 소자의 캐패시터 형성 방법.
2. 제 1 항에 있어서,

   상기 제3 단계는,

   상기 제2 단계가 완료된 전체 구조 상에 Bi₄Ti₃O₁₂확산방지막을 형성하는 단계;

   상기 Bi₄Ti₃O₁₂확산방지막을 선택적으로 식각하는 단계를 포함하는 반도체 소자의 캐패시터 형성 방법.
3. 제 1 항에 있어서,

   상기 제3 단계는,

   상기 제2 단계가 완료된 전체 구조 상에 TiO₂확산방지막을 형성하는 단계를 더 포함하고,

   상기 TiO₂확산방지막 상에 상기 Bi₄Ti₃O₁₂확산방지막을 형성하고,

   상기 Bi₄Ti₃O₁₂확산방지막 및 상기 TiO₂확산방지막을 선택적으로 식각하는 는 반도체 소자의 캐패시터 형성 방법.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 Bi₄Ti₃O₁₂확산방지막을 H₂또는 H₂O가 발생되지 않는 화학기상증착법 또는 물리기상증착법으로 형성하는 반도체 소자의 캐패시터 형성 방법.
5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 유전막은 SrBi₂Ta₂O₉또는 Pb(Zr_xTi_1-x)O₃로 형성하는 반도체 소자의 캐패시터 형성 방법.
6. 제 5 항에 있어서,

   상기 제1 단계는,

   상기 반도체 기판 상부에 Ti막, TiAlN막을 차례로 형성하는 단계를 더 포함하고,

   상기 TiAlN막 상에 상기 하부전극을 이룰 Pt막을 형성하고,

   상기 Pt막, TiAlN막 및 상기 Ti막을 선택적으로 식각하는 반도체 소자의 캐패시터 형성 방법.
7. 제 6 항에 있어서,

   상기 제1 단계에서,

   상기 Ti막을 5 ㎚ 내지 50 ㎚ 두께로 형성하고,

   상기 TiAlN막을 40 ㎚ 내지 90 ㎚ 두께로 형성하고,

   상기 Pt막을 100 ㎚ 내지 300 ㎚ 두께로 형성하는 반도체 소자의 캐패시터 형성 방법.
8. 제 5 항에 있어서,

   상기 상부전극을 100 ㎚ 내지 300 ㎚ 두께의 Pt막으로 형성하는 반도체 소자의 캐패시터 형성 방법.