KR100529392B1 - 강유전체 메모리 소자의 제조방법 - Google Patents

강유전체 메모리 소자의 제조방법 Download PDF

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KR100529392B1 KR10-2003-0043037A KR20030043037A KR100529392B1 KR 100529392 B1 KR100529392 B1 KR 100529392B1 KR 20030043037 A KR20030043037 A KR 20030043037A KR 100529392 B1 KR100529392 B1 KR 100529392B1
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Abstract

본 발명은 하부전극 물질들 사이의 접착력을 향상시켜 하부전극의 리프팅 및 버블링 등을 방지할 수 있는 강유전체 메모리 소자의 제조방법을 제공한다.
본 발명은 반도체 기판 상에 제 1 층간절연막을 형성하는 단계; 기판의 일부가 노출되도록 층간절연막을 식각하여 스토리지노드콘택용 콘택홀을 형성하는 단계; 콘택홀에만 매립되고 표면이 평탄한 스토리지노드콘택을 형성하는 단계; 층간절연막 상부에 스토리지노드콘택만 오픈시키는 접착층을 형성하는 단계; 스토리지노드콘택 및 접착층 상부에 하부전극 물질로서 이리듐막, 알루미나막 및 백금막을 순차적으로 증착하는 단계; 및 하부전극 물질 및 접착층을 순차적으로 식각하여 하부전극 및 접착층 패턴을 형성하는 단계를 포함하는 강유전체 메모리 소자의 제조방법에 의해 달성될 수 있다.

Description

강유전체 메모리 소자의 제조방법{METHOD OF MANUFACTURING FERROELECTRIC MEMORY DEVICE}
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 캐패시터 유전막으로서 강유전체막을 적용하는 강유전체 메모리 소자의 제조방법에 관한 것이다.
반도체 메모리 소자에서 강유전체(ferroelectric) 박막을 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레시 (refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어 왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리(Ferroelectric Random Access Memory; FeRAM) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
이와 같은 FeRAM 소자의 캐패시터 유전막으로서는 BLT ((Bi,La)4Ti3O12)), SBT (SrBi2Ta2O9), SBTN(SrBi2(Ta1-x, Nbx)2O 9), BIT(Bi4Ti3O12), PZT(Pb, Zr)TiO3 등의 강유전체 박막이 주로 사용되고, 캐패시터 상부 및 하부전극으로서는 강유전체 박막 형성시 수반되는 고온의 열처리 과정을 감안하여 우수한 내산화성을 가지는 백금(Pt), 이리듐(Ir), 루테늄(Ru) 등의 귀금속이 주로 사용되고 있다. 또한, 이러한 귀금속막과 층간절연막인 실리콘산화막(SiO2) 사이의 열악한 접착성을 감안하여 하부전극과 층간절연막 사이에 접착층(adhesion layer)을 삽입하고 있다.
이러한 종래의 강유전체 메모리 소자의 제조방법을 도 1a 내지 도 1d를 참조하여 설명한다.
도 1a를 참조하면, 필드산화막(11) 및 소오스/드레인 접합영역(12)이 형성된 반도체 기판(10) 상에 제 1 및 제 2 층간절연막(13, 14)을 순차적으로 형성하고, 접합영역(12)의 일부가 노출되도록 제 2 및 제 1 층간절연막(14, 13)을 식각하여 스토리지노드(Storage Node Contact; SNC)용 콘택홀을 형성한다. 그 다음, 콘택홀 표면 및 제 1 층간절연막(14) 표면 상에 배리어금속막으로서 티타늄(Ti)막(15)과 제 1 티타늄나이트라이드(TiN)막(16)을 순차적으로 증착하고, 도시되지는 않았지만, 급속열처리(Rapid Thermal Process; RTP)에 의해 접합영역(13)과 Ti막(15)의 계면에 티타늄실리사이드(TiSi2)막을 형성하여 오믹콘택을 이루도록 한다. 그 다음, 제 1 TiN막(16) 상부에 다른 배리어금속막으로서 제 2 TiN막(17)을 증착하고, 콘택홀이 매립되도록 제 2 TiN막(17) 상부에 플러그 물질로서 텅스텐(W)막을 증착한다.
그 후, 화학기계연마(Chemical Mechanical Polishing; CMP) 공정이나 에치백 (etch-back) 공정에 의해 콘택홀 내에서 일정깊이의 리세스(recess)가 형성되도록 W막(19)과 제 2 및 제 1 TiN막(17, 16) 및 Ti막(15)을 식각하여 W 플러그(18)를 형성한다. 그 다음, 리세스에 매립되도록 플러그(18) 및 제 2 층간절연막(14) 상부에 또 다른 배리어금속막으로서 제 3 TiN막(19)을 증착하고, CMP 공정이나 에치백공정에 의해 제 2 층간절연막(14)의 표면이 노출되도록 제 3 TiN막(19)을 제거하여 기판 표면을 평탄화함으로써, 제 1 및 제 2 TiN막(16, 17), Ti막(15), 플러그(18) 및 제 3 TiN막(19)으로 이루어진 SNC를 형성한다. 그 후, 평탄화된 기판 전면 상에 알루미나(Al2O3)막을 이용하여 접착층(20)을 증착하고, 접착층 마스크 공정 및 식각공정에 의해 플러그(19) 상의 제 3 TiN막(19)이 오픈되도록 접착층(20)을 패터닝한다. 그 다음, 도 1b에 도시된 바와 같이, 기판 전면 상에 하부전극 물질로서 Ir막(21), 이리듐산화(IrOx)막(22) 및 Pt막(23)을 순차적으로 적층한다.
도 1c를 참조하면, Pt막(23), IrOx막(22) 및 Ir막(21)과 접착층(20)을 순차적으로 식각하여 Pt/IrOx/Ir의 적층구조로 이루어진 하부전극(100)을 형성하고, 접착층(20)을 하부전극(100)의 Ir막(21)과 제 2 층간절연막(14) 사이에만 잔류시킨다. 그 다음, 하부전극(100)을 덮도록 제 2 층간절연막(14) 상부에 제 3 층간절연막(24)을 증착하고 CMP 또는 에치백 공정에 의해 하부전극(100)의 Pt막(23) 표면이 노출되도록 식각하여 표면을 평탄화시키면서 제 3 층간절연막(24)의 하부전극(100)의 측부를 둘러싸도록 한다. 그 후, 도 1d에 도시된 바와 같이, 제 3 층간절연막(24) 및 하부전극(100) 상부에 유전막으로서 강유전체 박막(25)을 형성하고, 강유전체 박막(25) 상부에 상부전극(26)을 형성한 후, 강유전체 박막(25)의 결정화를 위한 고온의 열처리 공정을 수행한다.
그러나, 상술한 종래의 강유전체 메모리 소자 제조에 있어서는, 하부전극 물질로서 적층되는 IrOx막과 Pt막 사이의 열악한 접착력으로 하부전극의 리프팅 (lifting) 및 버블링(bubbling) 등의 문제가 야기된다. 이는 IrOx막에서 방출되는 산소와 반응성 스퍼터링(reactive sputtering)에 의한 증착시 발생되는 비정상적인 파티클(particle)과 밀접한 관련이 있다.
또한, 접착층 마스크 및 식각공정에 의한 접착층(20)의 패터닝 공정시 공정마진 부족으로 인하여 하부전극(100)과 제 2 층간절연막(14) 사이에 접착층(20) 부재영역이 발생하여 후속 고온의 열처리 공정시 SNC의 제 3 TiN막을 산화시키는 문제를 초래한다.
또한, SNC를 W 플러그에 리세스를 형성하고 이 리세스에 제 3 TiN막을 매립시키는 구조로 형성하기 때문에 공정이 복잡해지는 단점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 하부전극 물질들 사이의 접착력을 향상시켜 하부전극의 리프팅 및 버블링 등을 방지할 수 있는 강유전체 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 하부전극과 층간절연막 사이의 접착층 부재영역으로 인한 SNC 표면 산화를 방지할 수 있는 강유전체 메모리 소자의 제조방법을 제공하는데 다른 목적이 있다.
또한, 본 발명은 SNC 공정을 단순화할 수 있는 강유전체 메모리 소자의 제조방법을 제공하는데 또 다른 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 제 1 층간절연막을 형성하는 단계; 기판의 일부가 노출되도록 층간절연막을 식각하여 스토리지노드콘택용 콘택홀을 형성하는 단계; 콘택홀에만 매립되고 표면이 평탄한 스토리지노드콘택을 형성하는 단계; 층간절연막 상부에 스토리지노드콘택만 오픈시키는 접착층을 형성하는 단계; 스토리지노드콘택 및 접착층 상부에 하부전극 물질로서 이리듐막, 알루미나막 및 백금막을 순차적으로 증착하는 단계; 하부전극 물질 및 접착층을 순차적으로 식각하여 하부전극 및 접착층 패턴을 형성하는 단계; 하부전극의 측부를 둘러싸도록 상기 제 1 층간절연막 상부에 제 2 층간절연막을 형성하는 단계; 하부전극 및 제 2 층간절연막 상부에 강유전체 박막을 형성하는 단계; 및 강유전체 박막 상부에 상부전극을 형성하는 단계를 포함하는 강유전체 메모리 소자의 제조방법에 의해 달성될 수 있다.
여기서, 알루미나막은 5 내지 100Å의 두께로 화학기상증착, 물리기상증착 또는 원자층증착에 의해 증착하고, 이리듐막은 100 내지 2000Å의 두께로 증착하며, 백금막은 100 내지 2000Å의 두께로 증착한다. 또한, 알루미나막의 증착 후 또는 백금막의 증착 후 알루미나막에 균열이 발생되도록, 확산노 또는 급속열처리에 의해 Ar, N2, Xe 등의 비산화개스 분위기로 400 내지 900℃의 온도에서 1초 내지 60분 동안 열처리를 수행한다.
또한, 스토리지노드콘택을 형성하는 단계는 콘택홀 표면 및 제 1 층간절연막 표면 상에 배리어금속막으로서 티타늄막과 제 1 티타늄나이트라이드막을 순차적으로 증착하는 단계; 기판을 열처리하여 기판과 티타늄막 사이의 계면에 티타늄실리사이드막을 형성하는 단계; 콘택홀에 매립되도록 플러그 물질로서 제 2 티타늄나이트라이드막을 증착하는 단계; 및 제 1 층간절연막의 표면이 노출되도록 제 2 티타늄나이트라이드막과 배리어금속막을 제거하는 단계를 포함한다.
또한, 접착층을 형성하는 단계는 스토리지노드콘택이 형성된 기판 전면 상에 접착층을 증착하는 단계; 접착층을 열처리하여 스토리지노드콘택 상부의 접착층에만 선택적으로 크랙을 발생시키는 단계; 및 접착층의 크랙발생부분만을 선택적으로 제거하여 스토리지노드콘택만을 오픈시키는 단계를 포함한다. 여기서, 접착층은 알루미나막, 티타늄산화막 또는 탄탈륨산화막으로 이루어지고, 5 내지 100Å 두께를 가지며, 접착층의 증착은 원자층증착, 화학기상증착, 물리기상증착으로 수행한다. 또한, 접착층의 열처리는 급속열처리에 의해 N2, Ar, He, Ne, Kr, Xe, NH3 등의 비산화개스 분위기로 400 내지 1000℃의 온도에서 1초 내지 10분 동안 수행하고, 접착층의 제거는 SC-1(NH4OH:H2O2:H2O = 1 : 4 : 20) 용액이나 SPM 용액을 이용한 세정에 의해 1분 내지 1시간 동안 수행한다.
또한, 상부전극의 형성 전 또는 형성 후에 상기 강유전체 박막의 결정화를 위한 고온의 열처리를 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 필드산화막(31) 및 소오스/드레인 접합영역(32)이 형성된 반도체 기판(30) 상에 제 1 및 제 2 층간절연막(33, 34)을 순차적으로 형성하고, 접합영역(32)의 일부가 노출되도록 제 2 및 제 1 층간절연막(34, 33)을 식각하여 SNC용 콘택홀을 형성한다. 그 다음, 콘택홀 표면 및 제 1 층간절연막(14) 표면 상에 배리어금속막으로서 10 내지 500Å 두께의 Ti막(35)과 50 내지 1000Å 두께의 제 1 TiN막(36)을 화학기상증착(Chemical Vapor Deposition; CVD), 원자층증착(Atomic Layer Deposition; ALD), 또는 물리기상증착(Physical Vapor Deposition; PVD)에 의해 순차적으로 증착하고, 도시되지는 않았지만, RTP 또는 확산로(diffusion furnace)에 의한 열처리에 의해 접합영역(32)과 Ti막(35)의 계면에 TiSi2막을 형성하여 오믹콘택을 이루도록 한다. 여기서, 열처리는 N2, NH3 및 He, Ar, Ne, Kr 등의 불활성 기체 분위기로 600 내지 1000℃의 온도에서, RTP의 경우에는 1초 내지 10분 동안 수행하고, 확산로의 경우에는 10분 내지 1시간 동안 수행한다. 한편, 배리어금속막으로서 상기 TiN/Ti 대신 TaN/Ta, TiAlN/Ti, TaSiN/Ta, TiSiN/Ti, TaAlN/Ta, RuTiN/Ti 또는 RuTaN/Ta를 적용할 수도 있다. 그 다음, 콘택홀에 매립되도록 제 1 TiN막(36) 상부에 플러그 물질로서 제 2 TiN막(37)을 증착한다. 이때, 제 2 TiN막(27)의 두께는 플러그의 크기에 따라 결정되는데, 예컨대 플러그의 크기가 0.3㎛인 경우에는 약 2000Å 정도의 두께로 증착한다.
도 2b를 참조하면, CMP 공정이나 에치백 공정에 의해 제 2 TiN막(37), 제 1 TiN막(36) 및 Ti막(35)을 제거하여 TiN 플러그(37A)를 형성함과 동시에 표면을 평탄화하여, Ti막(35), 제 1 TiN막(36) 및 플러그(37A)로 이루어진 SNC를 형성한다. 즉, SNC의 플러그를 종래의 W막 대신 TiN막으로 형성함에 따라 리세스 형성에 따른 리세스 매립등의 공정을 생략할 수 있으므로 공정이 단순해진다.
도 2c를 참조하면, 평탄화된 기판 전면 상에 Al2O3막을 ALD, CVD 또는 PVD에 의해 5 내지 100Å의 두께로 비교적 얇게 증착하여 접착층(38)을 형성하고, RTP를 수행하여 플러그(37A) 상부의 접착층(38)에만 선택적으로 도 3에 도시된 바와 같은 크랙(crack)을 형성한다. 바람직하게, RTP는 플러그(37A)가 산화되지 않도록 N2, Ar, He, Ne, Kr, Xe, NH3 등의 비산화개스 분위기로 400 내지 1000℃의 온도에서 1초 내지 10분 동안 수행한다. 즉, 플러그(37A) 물질인 TiN막(9.3×10-6)은 층간절연막 물질인 실리콘산화막(0.5×10-6)보다 현저하게 큰 열팽창 계수를 가지기 때문에 RTP에 의한 열처리시 플러그(37A) 상부의 접착층(38)에만 크랙을 형성할 수 있다. 한편, 접착층(38)으로서 Al2O3막은 티타늄산화(TiOx)막 이나 탄탈륨산화(TaOx)막으로 대체될 수 있다.
도 2d를 참조하면, SC-1(NH4OH:H2O2:H2O = 1 : 4 : 20) 용액을 이용하여 1분 내지 1시간 동안 세정을 수행하여 접착층(38)의 크랙발생부분만을 선택적으로 제거하여 플러그(37A)를 오픈시킨다. 이때, SC-1 용액 대신 SPM(Sulfuric acid-Peroxide Mixture, H2SO4 : H2O2 혼합액)을 사용할 수도 있다. 즉, RTP에 의해 플러그(37A) 상의 접착층(38)에만 크랙을 형성하여 세정공정에 의해 크랙이 발생된 부분만 선택적으로 제거하도록 함으로써, 이후 형성될 하부전극과 층간절연막(34) 사이의 접착층(38) 부재영역이 발생되지 않게 되므로 SNC의 표면 산화 등을 방지할 수 있다.
도 2e를 참조하면, 기판 전면 상에 하부전극 물질로서 Ir막(39), Al2O3막(40) 및 Pt막(41)을 순차적으로 증착한다. 여기서, Ir막(39)은 100 내지 2000Å의 두께로 증착하고, Pt막(41)은 100 내지 2000Å의 두께로 증착한다. 또한, Al2O3막(40)은 PVD, CVD 또는 ALD에 의해 5 내지 100Å의 비교적 얇은 두께로 증착하여, 후속 열처리 공정시 막내에 균열 등이 발생되도록 하여 Pt막(41)과 Ir막(39) 사이의 전기적 연결이 가능하도록 한다. 또한, 전기적 연결을 위하여, Al2O3막(40)의 증착 후 바로 또는 Pt막(41)의 증착 후에 확산노 또는 RTP에 의해 열처리를 수행할 수도 있는데, 이때 열처리는 Ar, N2, Xe 등의 비산화개스 분위기로 400 내지 900℃의 온도에서 1초 내지 60분 동안 수행한다. 즉, 하부전극 물질로서 종래의 IrOx막 대신 Al2O3막(40)을 적용하게 되면 확산배리어로서의 작용이 가능하면서 Ir막(39)과 Pt막(41) 사이의 접착력을 향상시킬 수 있으므로, 하부전극의 리프팅 및 버블링 등의 문제를 방지할 수 있다.
도 2f를 참조하면, Pt막(41), Al2O3막(40) 및 Ir막(39)과 접착층(38)을 순차적으로 식각하여 Pt/Al2O3/Ir의 적층구조로 이루어진 하부전극(200)과, 하부전극 (200)의 Ir막(39)과 제 2 층간절연막(34) 사이에만 존재하는 접착층 패턴(38A)을 형성한다. 그 다음, 하부전극(200) 및 제 2 층간절연막(34) 표면 상에 외부로부터의 산소침투를 방지하기 위하여 배리어막(42)으로서 실리콘나이트라이드(Si3N4)막, 실리콘옥시나이트라이드(SiON)막 또는 Al2O3막을 증착하고, 배리어막(42) 상부에 제 3 층간절연막(43)을 증착한다. 여기서, 배리어막(42)은 선택적으로 적용이 가능하며, 제 3 층간절연막(43)은 SOG막, HDP막, BPSG막, PSG막, USG막, MTO막, TEOS막 중 선택되는 하나의 막으로 증착한다.
도 2g를 참조하면, CMP 공정이나 에치백 공정 또는 이들 공정의 조합에 의해 하부전극(200)의 Pt막(41) 표면이 노출되도록 제 3 층간절연막(43) 및 배리어막 (42)을 제거하여 표면을 평탄화시키면서 제 3 층간절연막(43)이 하부전극(200)의 측부를 둘러싸도록 한 후, 열처리를 수행하여 제 3 층간절연막(43)의 막을 치밀화시키면서 막 내부의 수분을 제거한다. 바람직하게, 열처리는 N2, O2, Ar, He, Ne, Kr, O3 등의 개스 분위기로 400 내지 800℃의 온도에서 1초 내지 2시간 동안 수행한다.
도 2h를 참조하면, 제 3 층간절연막(43) 및 하부전극(200) 상부에 유전막으로서 강유전체 박막(44)을 형성하고, 강유전체 박막(44) 상부에 도 4에 도시된 바와 같은 라인형(line type)으로 패터닝된 상부전극(45)을 형성한다. 여기서, 강유전체 박막(44)은 통상의 SBT, PZT, BLT, 및 SBTN 중 선택되는 하나를 이용하여, CVD, ALD, 금속유기증착(Metal Organic Deposition; MOD), PVD 및 스핀코팅(Spin coating) 중 선택되는 하나의 증착법에 의해, 50Å∼2000Å의 두께로 형성한다. 또한, 상부전극(45)은 Pt막, Ir막, Ru막, IrOx막, RuOx막, Pt/IrOx막, Pt/IrOx/Ir막, IrOx/Ir막, RuOx/Ru막, Pt/RuOx/Ru막 Pt/RuOx막 중 선택되는 하나의 막으로, PVD, CVD 또는 ALD에 의해 50 내지 2000Å의 두께로 형성한다. 그 후, 강유전체 박막(44)의 결정화를 위하여 고온의 열처리를 수행한다. 바람직하게, 열처리는 확산로 또는 RTP 또는 이들의 조합공정에 의해 O2, N2, Ar, O3, H 3, Ne, Kr 중 선택되는 하나의 개스 분위기로 400 내지 800℃의 온도에서 10분 내지 5시간 동안 수행하며, 이러한 열처리는 상부전극(45)의 증착전에 수행할 수도 있다.
상기 실시예에 의하면, 하부전극 물질로서 종래의 IrOx막 대신 Al2O3막을 적용하여 Ir막과 Pt막 사이의 접착력을 향상시킴으로써 하부전극의 리프팅 및 버블링 등의 문제를 방지할 수 있게 된다.
또한, SNC의 플러그를 종래의 W막 대신 TiN막으로 형성함에 따라 리세스 형성에 따른 리세스 매립등의 공정을 생략할 수 있으므로 공정을 단순화시킬 수 있게 된다.
또한, 열팽창 계수를 이용하여 플러그 상부의 접착층에만 크랙을 발생시키고 이부분만 선택적으로 제거하도록 하여 하부전극과 층간절연막 사이의 접착층 부재영역이 발생되지 않도록 함으로써 SNC의 표면 산화를 방지할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 강유전체 메모리 소자의 제조시 하부전극 물질들 사이의 접착력을 향상시켜 하부전극의 리프팅 및 버블링 등을 방지함과 동시에 하부전극과 층간절연막 사이의 접착층 부재영역으로 인한 SNC 표면 산화를 방지하고 SNC 공정을 단순화함으로써, 소자의 특성 및 신뢰성을 향상시킬 수 있을 뿐만 아니라 원가절감 효과를 얻을 수 있다.
도 1a 내지 도 1d는 종래의 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도.
도 3은 본 발명의 실시예에 강유전체 메모리 소자의 접착층에 형성된 크랙을 나타낸 평면도.
도 4는 본 발명의 실시예에 따른 강유전체 메모리 소자의 상부전극 형성 후를 나타낸 평면도.
※도면의 주요부분에 대한 부호의 설명
30 : 반도체 기판 31 : 필드산화막
32 : 접합영역 33, 34, 43 : 층간절연막
35, 37 : TiN막 36 : Ti막
37A : 플러그 38 : 접착층
39 : Ir막 40 : Al2O3막
41 : Pt막 42 : 배리어막
44 : 강유전체 박막 45 : 상부전극
200 : 하부전극

Claims (15)

  1. 반도체 기판 상에 제 1 층간절연막을 형성하는 단계;
    상기 기판의 일부가 노출되도록 상기 층간절연막을 식각하여 스토리지노드콘택용 콘택홀을 형성하는 단계;
    상기 콘택홀에만 매립되고 표면이 평탄한 스토리지노드콘택을 형성하는 단계;
    상기 층간절연막 상부에 스토리지노드콘택만 오픈시키는 접착층을 형성하는 단계;
    상기 스토리지노드콘택 및 접착층 상부에 하부전극 물질로서 이리듐막, 알루미나막 및 백금막을 순차적으로 증착하는 단계; 및
    상기 하부전극 물질 및 접착층을 순차적으로 식각하여 하부전극 및 접착층 패턴을 형성하는 단계를 포함하며,
    상기 이리듐막과 상기 백금막은 후속 공정에 의해 발생한 상기 알루미나막의 균열을 통해 전기적으로 연결되는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 알루미나막은 5 내지 100Å의 두께로 증착하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 알루미나막은 화학기상증착, 물리기상증착 또는 원자층증착에 의해 증착하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 이리듐막은 100 내지 2000Å의 두께로 증착하고, 상기 백금막은 100 내지 2000Å의 두께로 증착하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 알루미나막의 증착 후 또는 상기 백금막의 증착 후 상기 알루미나막에 균열이 발생되도록 열처리를 수행하는 것을 특징으로 하는 강유전체 메모리 소자이 제조방법.
  6. 제 5 항에 있어서,
    상기 열처리는 확산노 또는 RTP에 의해 Ar, N2, Xe 등의 비산화개스 분위기로 400 내지 900℃의 온도에서 1초 내지 60분 동안 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 스토리지노드콘택을 형성하는 단계는
    상기 콘택홀 표면 및 제 1 층간절연막 표면 상에 배리어금속막으로서 티타늄막과 제 1 티타늄나이트라이드막을 순차적으로 증착하는 단계;
    상기 기판을 열처리하여 상기 기판과 티타늄막 사이의 계면에 티타늄실리사이드막을 형성하는 단계;
    상기 콘택홀에 매립되도록 플러그 물질로서 제 2 티타늄나이트라이드막을 증착하는 단계; 및
    상기 제 1 층간절연막의 표면이 노출되도록 제 2 티타늄나이트라이드막과 배리어금속막을 제거하는 단계를 포함하는 강유전체 메모리 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 접착층을 형성하는 단계는
    상기 스토리지노드콘택이 형성된 기판 전면 상에 접착층을 증착하는 단계;
    상기 접착층을 열처리하여 상기 스토리지노드콘택 상부의 접착층에만 선택적으로 크랙을 발생시키는 단계; 및
    상기 접착층의 크랙발생부분만을 선택적으로 제거하여 상기 스토리지노드콘택만을 오픈시키는 단계를 포함하는 강유전체 메모리 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 접착층은 알루미나막, 티타늄산화막 또는 탄탈륨산화막으로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 접착층은 5 내지 100Å 두께로 증착하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 접착층의 증착은 원자층증착, 화학기상증착, 물리기상증착으로 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  12. 제 8 항 또는 제 9 항에 있어서,
    상기 접착층의 열처리는 급속열처리에 의해 N2, Ar, He, Ne, Kr, Xe, NH3 등의 비산화개스 분위기로 400 내지 1000℃의 온도에서 1초 내지 10분 동안 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  13. 제 8 항 또는 제 9 항에 있어서,
    상기 접착층의 제거는 SC-1(NH4OH:H2O2:H2O = 1 : 4 : 20) 용액이나 SPM 용액을 이용한 세정에 의해 1분 내지 1시간 동안 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  14. 제 1 항에 있어서,
    상기 하부전극의 측부를 둘러싸도록 상기 제 1 층간절연막 상부에 제 2 층간절연막을 형성하는 단계;
    상기 하부전극 및 제 2 층간절연막 상부에 강유전체 박막을 형성하는 단계; 및
    상기 강유전체 박막 상부에 상부전극을 형성하는 단계를 더 포함하는 강유전체 메모리 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 상부전극의 형성 전 또는 형성 후에 상기 강유전체 박막의 결정화를 위한 고온의 열처리를 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
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