KR100490652B1 - 강유전체 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 하부전극 하부에 오픈 구조의 배리어금속막을 적용하여 공정을 단순화함과 동시에 배리어금속막 측부의 캡핑층 형성을 용이하게 하여 배리어금속막의 산화를 효과적으로 방지할 수 있는 강유전체 메모리 소자의 제조방법을 제공한다.
본 발명은 상부에 제 1 층간절연막이 형성되고, 제 1 층간절연막 상에는 하부전극이 형성되고, 제 1 층간절연막과 하부전극 사이에는 배리어금속막이 개재되어 있는 반도체 기판을 준비하는 단계; 배리어금속막의 측부를 습식식각에 의한 선택적 식각으로 일정 폭만큼 제거하여 제 1 층간절연막과 상기 하부전극 사이에 틈을 형성하는 단계; 및 배리어금속막의 측부를 보호하도록 틈에만 캡핑층을 형성하는 단계를 포함하는 강유전체 메모리 소자의 제조방법에 의해 달성될 수 있다.
Description
본 발명은 강유전체 메모리 소자의 제조방법에 관한 것으로, 특히 오픈구조의 배리어금속막 적용시 배리어금속막 측부의 산화를 방지할 수 있는 강유전체 메모리 소자의 제조방법에 관한 것이다.
반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레시 (refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되고 있다. 이러한 강유전체 재료를 사용하는 FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
FeRAM 소자의 강유전체 재료로는 일반적으로, BLT((Bi,La)4Ti3O12)), SBT(SrBi2Ta2O9), SBTN(SrBi2(Ta1-x, Nbx)2O9
), PZT((Pb, Zr)TiO3) 등의 박막이 주로 사용되고, 강유전체 박막 형성시 수반되는 고온의 열처리 과정을 감안하여 캐패시터의 상부 및 하부 전극으로는 우수한 내산화성을 갖는 Pt, Ir, Ru, Pt 등의 귀금속이 사용되고 있다. 또한, 귀금속의 하부전극과 스토리지노드(storage node) 콘택용 플러그 사이에는 확산방지를 위하여 배리어금속막(barrier metal layer)이 플러그와 함께 층간절연막 내부에 매몰(buried)된 구조로 개재되기 때문에, 하부전극과 층간절연막 사이에는 접착성 향상을 위하여 접착층(glue layer)이 개재되어야 한다.
도 1은 매몰 구조의 배리어금속막이 적용된 강유전체 메모리 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(10) 상에 제 1 층간절연막(11)이 형성되고, 제 1 층간절연막(11) 내부에는 기판(10)과 콘택하는 스토리지노드 콘택용 텅스텐 플러그(12)가 형성되며, 플러그(12) 및 플러그(12) 주변의 제 1 층간절연막(11) 상에는 하부전극(15)이 형성되어 있다. 또한, 플러그(12) 및 하부전극(15) 사이에는 상술한 바와 같이 배리어금속막(13)이 개재되고, 하부전극(15)과 제 1 층간절연막(11) 사이에는 배리어금속막(13)을 오픈시키면서 접착층(14)이 개재되어 있다. 또한, 제 1 층간절연막(11) 상에는 하부전극(15)의 상부 표면을 노출시키면서 제 2 층간절연막(16)이 형성되고, 하부전극(15) 및 제 2 층간절연막(16) 상에 강유전체막(17)이 형성되며, 하부전극(15) 상의 강유전체막(17) 상부에 상부전극(18)이 형성되어 있다. 또한, 강유전체막(17) 상부에는 상부전극(18)을 덮도록 제 3 층간절연막(19)이 형성되며, 제 3 층간절연막(19) 내부 및 상부에는 상부전극(18)과 콘택하는 배선(20)이 형성되어 있다.
그러나, 하부전극(15)과 제 1 층간절연막(11) 사이에 개재되는 접착층(14)은 통상적으로 Al2O3와 같은 금속산화물로 이루어지기 때문에 하부전극(15)과 플러그(12) 사이의 전기적 연결을 위하여 접착층(14)을 배리어금속막(13)이 오픈되도록 형성하여야 한다. 따라서, 접착층(14)의 형성시에는 증착공정 이외에 별도의 마스크 공정 및 식각공정을 이용한 오픈 공정을 더 수행하여야 하기 때문에 공정이 복잡해질 뿐만 아니라, 오픈 공정시 정렬 및 측면 식각 마진(lateral etch margin) 부족으로 인하여 고집적화에 한계를 드러내고 있다.
따라서, 이러한 문제를 해결하기 위하여, 도 2에 도시된 바와 같이, 매몰구조의 배리어금속막(13) 이외에 오픈구조의 배리어금속막(21)을 하부전극(15) 하부에 적용하는 방법이 제시되었다. 즉, 오픈구조의 배리어금속막(21)은 확산방지 뿐만 아니라 하부전극(15)과 제 1 층간절연막(21) 사이의 접착성도 향상시키면서 하부전극(15) 형성시 동시에 패터닝이 이루어지기 때문에 접착층과 달리 공정이 단순한 장점을 갖는다. 그러나, 이 경우에는 하부전극(15)과의 동시 패터닝에 의해 배리어금속막(21)의 측부가 노출됨에 따라 배리어금속막(21)의 내산화성이 약화되어 후속 열처리 공정시 배리어금속막(21)의 측부가 산화됨으로써, 스토리지노드 콘택의 패일을 유발하는 문제가 있다.
따라서, 배리어금속막(21)의 측부산화를 방지하기 위해서는 하부전극(15) 및 배리어금속막(21) 측부에 스페이서 형태로 질화막의 캡핑층(capping layer)를 형성하여야 한다. 여기서, 캡핑층은 하부전극(15) 및 배리어금속막(21)의 패터닝 후 제 2 층간절연막(16)을 형성하기 전에 질화막을 증착하고 블랭킷 에치백(blanket etch-back) 공정으로 질화막을 식각하는 제 1 방법이나, 하부전극(15) 및 배리어금속막(21)의 패터닝 후 질화막 및 제 2 층간절연막(16)을 형성하고 화학기계연마(Chemical Mechanical Polishing; CMP) 공정으로 제 2 층간절연막(16)의 식각시 하부전극(15) 상의 질화막만을 제거하는 제 2 방법으로 형성할 수 있다. 그러나, 제 1 방법의 경우에는 하부전극(14)이 귀금속으로 이루어짐에 따라 식각시 측면경사가 수반되고, 이러한 측면경사에 의해 질화막의 블랭킷 에치백 공정시 질화막이 하부전극 표면에서 보다 측부에서 먼저 식각되기 때문에 스페이서 형성이 어렵다. 또한, 제 2 방법의 경우에는 스페이서가 형성되더라도 후속 열처리 공정시 질화막에 의한 열적 스트레스(thermal stress)로 인하여 셀(cell) 변형을 야기시키게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 하부전극 하부에 오픈 구조의 배리어금속막을 적용하여 공정을 단순화함과 동시에 배리어금속막 측부의 캡핑층 형성을 용이하게 하여 배리어금속막의 산화를 효과적으로 방지할 수 있는 강유전체 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 상부에 제 1 층간절연막이 형성되고, 제 1 층간절연막 상에는 하부전극이 형성되고, 제 1 층간절연막과 하부전극 사이에는 배리어금속막이 개재되어 있는 반도체 기판을 준비하는 단계; 배리어금속막의 측부를 선택적 식각에 의해 일정 폭만큼 제거하여 제 1 층간절연막과 상기 하부전극 사이에 틈을 형성하는 단계; 배리어금속막의 측부를 보호하도록 틈에만 캡핑층을 형성하는 단계; 하부전극을 덮도록 기판 전면 상에 제 2 층간절연막을 형성하는 단계; 제 2 층간절연막을 전면식각하여 하부전극의 표면을 노출시키는 단계; 하부전극 및 제 2 층간절연막 상에 강유전체막을 형성하는 단계; 및 하부전극 상의 강유전체막 상부에 상부전극을 형성하는 단계를 포함하는 강유전체 메모리 소자의 제조방법에 의해 달성될 수 있다.
여기서, 배리어금속막은 TiN막, TiAlN막, TaN막, TaAlN막, TiSiN막, TaSiN막, RuTiN막, RuTaN막, CrTiN막, CrTaN막, IrTiN막 및 IrTaN막 중 선택되는 하나의 막 또는 이들의 적층막으로 이루어지며, 배리어금속막의 두께는 10 내지 5000Å이다.
또한, 배리어금속막의 선택적 식각은 습식식각으로 수행하는데, 이때 식각용액으로서 황산, 질산 및 인산 중 적어도 하나 이상이 포함된 용액이나 암모니아수 또는 과산화수소가 포함된 용액을 사용하고, 식각용액에 포함된 황산, 질산 및 인산, 암모니아수 및 과산화수소의 농도는 각각 0 내지 50%로 조절한다.
또한, 캡핑층은 틈이 채워지도록 기판 전체 표면 상에 캡핑층용 절연막을 증착한 후, 블랭킷 에치백 공정으로 절연막을 식각하여 형성하는데, 이때 절연막의 증착은 원자층증착, 플라즈마보조-원자층증착 또는 화학기상증착 방식으로 수행한다. 바람직하게, 절연막은 실리콘질화막 또는 금속산화물의 단일막으로 이루어지거나, 실리콘질화막과 금속산화물의 적층막으로 이루어지고, 더욱 바람직하게 금속산화물로서 Al2O3, ZrO2, HfO2, Bi2O3, Ta2O5 및 TiO2 중 선택되는 하나를 사용한다.
또한, 하부전극은 Pt/IrOx/Ir의 적층막으로 이루어지고, 강유전체막은 BLT, SBT, SBTN, 및 PZT 중 선택되는 하나로 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 순차적 단면도이다.
도 3a를 참조하면, 반도체 기판(30) 상에 제 1 층간절연막(31)을 형성하고, 기판(30)의 일부가 노출되도록 제 1 층간절연막(31)을 식각하여 스토리지노드용 콘택홀을 형성한다. 그 다음, 콘택홀에 매립되도록 제 1 층간절연막(31) 상에 텅스텐막을 증착하고, 에치백 또는 CMP 공정으로 소정의 깊이로 리세스(recess)가 형성되도록 텅스텐막을 전면식각하여 스토리지노드 콘택용 텅스텐 플러그(32)를 형성한다. 그 다음, 리세스에 매립되도록 제 1 층간절연막(31) 상에 제 1 TiN막을 증착하고, 에치백 또는 CMP 공정에 의해 제 1 층간절연막(31)이 노출되도록 TiN막을 전면식각하여 매몰구조의 제 1 배리어금속막(33)을 형성한다. 그 다음, 기판 전면 상에 제 2 TiN막을 증착하고, 제 2 TiN막 상부에 하부전극용 금속막으로서 Ir막, IrOx막 및 Pt막을 순차적으로 증착한 후, Pt막, IrOx막, Ir막 및 제 2 TiN막을 동시에 패터닝하여 플러그(32) 및 플러그(32) 주변의 제 1 층간절연막(31) 상에 오픈구조의 제 2 배리어금속막(34)과 Pt/IrOx/Ir의 적층막으로 이루어진 하부전극(35)을 형성한다.
여기서, 제 1 및 제 2 배리어금속막(34)은 TiN막 대신 TiAlN막, TaN막, TaAlN막, TiSiN막, TaSiN막, RuTiN막, RuTaN막, CrTiN막, CrTaN막, IrTiN막 및 IrTaN막 중 선택되는 하나의 막 또는 이들의 적층막으로도 각각 형성할 수 있는데, 이때 제 1 및 제 2 배리어금속막(34)은 동일한 막 또는 다른 막으로 각각 형성할 수 있다. 또한, 배리어금속막은 상기의 방법과는 다르게, 오픈구조의 제 2 배리어금속막(34)을 별도의 제 2 TiN막을 더 증착하는 것 제 1 TiN막의 증착두께 및 식각두께를 조절하여 형성할 수도 있고, 플러그(32) 형성을 위한 텅스텐막의 식각시 식각 시간을 적절하게 조절하여 플러그(32)와 제 1 층간절연막(31) 사이에 단차가 생성되지 않도록 하여 매몰구조의 제 1 배리어금속막(33)을 형성하는 것 없이 오픈 구조의 제 1 배리어금속막(34)만을 형성할 수도 있다. 또한, 제 2 배리어금속막(34)의 두께를 조절하여 후속 제 2 배리어금속막(34)의 습식식각시 생성되는 하부전극(35)과 제 1 층간절연막(31) 사이의 틈을 적절하게 조절할 수 있는데, 바람직하게 제 2 배리어금속막(34)의 두께는 10 내지 5000Å로 조절한다.
도 3b를 참조하면, 습식식각에 의한 선택적 식각으로 제 2 배리어금속막(34)의 측부를 에지로부터 안쪽으로 일정 폭만큼 제거하여 하부전극(35)과 제 1 층간절연막(31) 사이에 틈(36)이 생기도록 한다. 바람직하게, 습식식각은 식각용액으로서 황산, 질산 및 인산 중 적어도 하나 이상이 포함된 용액이나, 암모니아수(NH4OH)가 포함된 용액 또는 과산화수소(H2O2)가 포함된 용액을 사용하여 수행한다. 이때, 식각시간 및 식각용액 농도를 조절하여 제 2 배리어금속막(34)의 측부 제거량을 조절할 수 있는데, 바람직하게, 식각용액에 포함된 상기 황산, 질산, 인산, 암모니아수 및 과산화수소의 농도는 각각 0 내지 50%로 조절한다.
도 3c를 참조하면, 틈(36)이 채워지도록, 원자층증착(Atomic Layer Deposition; ALD), 플라즈마보조(Plasma Enhanced; PE)-ALD 및 화학기상증착 (Chemical Vapor Deposition; CVD)와 같이 우수한 스텝커버리지(step coverage) 특성을 갖는 증착방식으로, 기판 전체 표면 상에 캡핑층용 절연막(37)을 형성한다. 바람직하게, 절연막(37)은 실리콘질화막 또는 금속산화물의 단일막으로 형성하거나, 실리콘질화막과 금속산화물의 적층막으로 형성한다. 더욱 바람직하게, 금속산화물로서는 Al2O3, ZrO2, HfO2, Bi2O3, Ta2O5 및 TiO2 중 선택되는 하나를 사용한다. 그 다음, 도 3d에 도시된 바와 같이, 블랭킷 에치백공정으로 절연막(37)을 식각하여 틈(36)에만 캡핑층(37A)을 형성하여 제 2 배리어금속막(34)의 측부를 보호하도록 한다.
도 3e를 참조하면, 하부전극(35)을 덮도록 기판 전면 상에 제 2 층간절연막(38)을 증착하고, CMP 공정에 의해 제 2 층간절연막(38)을 전면식각하여 하부전극(35)의 표면을 노출시킨다. 그 다음, 도 3f에 도시된 바와 같이, 하부전극(35) 및 제 2 층간절연막(38) 상에 BLT, SBT, SBTN, 및 PZT 중 선택되는 하나로 강유전체막(39)을 형성하고, 하부전극(35) 상의 강유전체막(39) 상부에 상부전극(40)을 형성한다. 그 후, 상부전극(40)을 덮도록 기판 전면 상에 제 3 층간절연막(41)을 증착하고, 상부전극(40)의 일부가 노출되도록 제 3 층간절연막(41)을 식각하여 배선용 콘택홀을 형성한다. 그 다음, 콘택홀에 매립되도록 제 3 층간절연막(41) 상에 금속막을 증착하고 패터닝하여 상부전극(40)과 콘택하는 배선(42)을 형성한다.
상기 실시예에 의하면, 오픈구조의 배리어금속막을 적용하되 습식식각에 의한 선택적 식각으로 오픈 구조의 배리어금속막의 측부만을 일정 폭만큼 제거하여 하부전극과 제 1 층간절연막 사이에 틈이 생기도록 하고, 그 틈에만 캡핑층을 형성하여 배리어금속막의 측부를 보호함으로써, 후속 열처리 공정의 수행시 배리어금속막의 측부 산화를 방지할 수 있다.
또한, 오픈구조의 배리어금속막 적용에 의해 접착층 사용을 배제할 수 있으므로 접착층 적용시 야기되는 표면 단차 문제를 해결할 수 있을 뿐만 아니라, 공정단순화, 생산성 향상 및 원가절감 효과를 얻을 수 있다.
또한, 캡핑층을 하부전극과 제 1 층간절연막 사이의 틈에만 형성하기 때문에 식각시 하부전극 측부경사에 의한 영향을 배제할 수 있으므로 캡핑층 형성을 위한 식각이 용이해질 뿐만 아니라 후속 열처리 공정시 열적 스트레스로가 감소되어 셀변형 등의 불량이 최소화된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 하부전극 하부에 오픈 구조의 배리어금속막을 적용하여 공정을 단순화하면서, 배리어금속막의 선택적 식각에 의해 배리어금속막 측부의 캡핑층 형성을 용이하게 함으로써, 불량발생없이 열처리 공정에 따른 배리어금속막의 측부 산화를 효과적으로 방지할 수 있다.
도 1은 매몰 구조의 배리어금속막이 적용된 종래의 강유전체 메모리 소자를 나타낸 단면도.
도 2는 오픈 구조의 배리어금속막이 적용된 종래의 강유전체 메모리 소자를 나타낸 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 순차적 단면도.
※도면의 주요부분에 대한 부호의 설명
30 : 반도체 기판 31 : 제 1 층간절연막
32 : 플러그 33 : 제 1 배리어금속막
34 : 제 2 배리어금속막 35 : 하부전극
35 : 절연막 36A : 캡핑층
37 : 제 2 층간절연막 38 : 강유전체막
39 : 상부전극 40 : 제 3 층간절연막
41 : 배선
Claims (15)
- 제 1 층간절연막이 형성되고, 상기 제 1 층간절연막 상에는 하부전극이 형성되고, 상기 제 1 층간절연막과 상기 하부전극 사이에는 배리어금속막이 개재되어 있는 반도체 기판을 준비하는 단계;상기 배리어금속막의 측부를 선택적 식각에 의해 일정 폭만큼 제거하여 상기 제 1 층간절연막과 상기 하부전극 사이에 틈을 형성하는 단계;상기 배리어금속막의 측부를 보호하도록 상기 틈에만 캡핑층을 형성하는 단계;상기 캡핑층이 형성된 기판 전면 상에 제 2 층간절연막을 형성하는 단계;상기 제 2 층간절연막을 전면식각하여 상기 하부전극의 표면을 노출시키는 단계;상기 하부전극 및 제 2 층간절연막 상에 강유전체막을 형성하는 단계; 및상기 하부전극 상의 상기 강유전체막 상부에 상부전극을 형성하는 단계를 포함하는 강유전체 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 배리어금속막은 TiN막, TiAlN막, TaN막, TaAlN막, TiSiN막, TaSiN막, RuTiN막, RuTaN막, CrTiN막, CrTaN막, IrTiN막 및 IrTaN막 중 선택되는 하나의 막 또는 이들의 적층막으로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 선택적 식각은 습식식각으로 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 제 3 항에 있어서,상기 습식식각은 식각용액으로서 황산, 질산 및 인산 중 적어도 하나 이상이 포함된 용액을 사용하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 식각용액에 포함된 상기 황산, 질산 및 인산의 농도는 각각 0 내지 50%로 조절하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 제 3 항에 있어서,상기 습식식각은 식각용액으로서 암모니아수 또는 과산화수소가 포함된 용액을 사용하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 제 6 항에 있어서,상기 식각용액에 포함된 상기 암모니아수 및 과산화수소의 농도는 각각 0 내지 50%로 조절하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 배리어금속막의 두께는 10 내지 5000Å인 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 캡핑층을 형성하는 단계는 상기 틈이 채워지도록 상기 기판 전체 표면 상에 캡핑층용 절연막을 증착하는 단계와, 블랭킷 에치백 공정으로 상기 절연막을 식각하는 단계로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 제 9 항에 있어서,상기 절연막의 증착은 원자층증착, 플라즈마보조-원자층증착 또는 화학기상증착 방식으로 수행하는 것을 특징으로 하는 강유전에 메모리 소자의 제조방법.
- 제 9 항 또는 제 10 항에 있어서,상기 절연막은 실리콘질화막 또는 금속산화물의 단일막으로 이루어지거나, 상기 실리콘질화막과 금속산화물의 적층막으로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 제 11 항에 있어서,상기 금속산화물로서 Al2O3, ZrO2, HfO2, Bi2O3 , Ta2O5 및 TiO2 중 선택되는 하나를 사용하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 하부전극은 Pt/IrOx/Ir의 적층막으로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 제 14 항에 있어서,상기 강유전체막은 BLT, SBT, SBTN, 및 PZT 중 선택되는 하나로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
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