KR100477828B1 - 강유전체 메모리 소자의 제조방법 - Google Patents

강유전체 메모리 소자의 제조방법 Download PDF

Info

Publication number
KR100477828B1
KR100477828B1 KR10-2002-0086308A KR20020086308A KR100477828B1 KR 100477828 B1 KR100477828 B1 KR 100477828B1 KR 20020086308 A KR20020086308 A KR 20020086308A KR 100477828 B1 KR100477828 B1 KR 100477828B1
Authority
KR
South Korea
Prior art keywords
film
lower electrode
interlayer insulating
memory device
manufacturing
Prior art date
Application number
KR10-2002-0086308A
Other languages
English (en)
Other versions
KR20040059804A (ko
Inventor
최은석
김남경
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0086308A priority Critical patent/KR100477828B1/ko
Priority to US10/620,927 priority patent/US6812089B2/en
Publication of KR20040059804A publication Critical patent/KR20040059804A/ko
Application granted granted Critical
Publication of KR100477828B1 publication Critical patent/KR100477828B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Abstract

본 발명은 후속 열처리 공정시 하부전극과 층간절연막 사이의 열팽창 차이로 인한 하부전극의 변형 및 리프팅을 효과적으로 방지할 수 있는 강유전체 메모리 소자의 제조방법을 제공한다.
본 발명은 소정의 공정이 완료된 반도체 기판 상에 하부전극을 형성하는 단계; 하부전극 및 기판 표면 상에 금속산화막을 형성하는 단계; 기판 전면 상에 층간절연막을 형성하는 단계; 하부전극의 상부 표면이 노출되도록 층간절연막 및 금속산화막을 전면식각하는 단계; 및 층간절연막과 하부전극 사이의 금속산화막만을 선택적 식각에 의해 제거하여 소정 깊이의 틈을 형성하는 단계를 포함하는 강유전체 메모리 소자의 제조방법에 의해 달성될 수 있다. 여기서, 금속산화막은 Al2O3막, TiO2막, TaO2막, ZrO2막 및 HfO2막 중 선택되는 하나의 막으로 이루어진다.

Description

강유전체 메모리 소자의 제조방법{METHOD OF MANUFACTURING FERROELECTRIC MEMORY DEVICE}
본 발명은 강유전체 메모리 소자의 제조방법에 관한 것으로, 특히 열처리 공정에 의한 하부전극의 변형 및 리프팅(lifting)을 방지할 수 있는 강유전체 메모리 소자의 제조방법에 관한 것이다.
반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레시 (refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되고 있다. 이러한 강유전체 재료를 사용하는 FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
FeRAM 소자의 강유전체 재료로는 일반적으로, BLT((Bi,La)4Ti3O12)), SBT (SrBi2Ta2O9), SBTN(SrBi2(Ta1-x, Nbx)2O9 ), PZT((Pb, Zr)TiO3) 등의 박막이 주로 사용되고, 강유전체 박막 형성시 수반되는 고온의 열처리 과정을 감안하여 캐패시터의 상부 및 하부 전극으로는 우수한 내산화성을 갖는 Pt, Ir, Ru, Pt 등의 귀금속이 사용되고 있다. 또한, 귀금속의 하부전극과 스토리지노드(storage node) 콘택용 플러그 사이에는 확산방지를 위하여 배리어금속막(barrier metal layer)이 플러그와 함께 층간절연막 내부에 매몰(buried)된 구조로 개재된다.
도 1은 이러한 종래의 강유전체 메모리 소자를 나타낸 단면도로서, 도 1에 도시된 바와 같이, 반도체 기판(10) 상에 제 1 층간절연막(11)이 형성되고, 제 1 층간절연막(11) 내부에는 기판(10)과 콘택하는 스토리지노드 콘택용 텅스텐 플러그(12)가 형성되며, 플러그(12) 및 플러그(12) 주변의 제 1 층간절연막(11) 상에는 하부전극(14)이 형성되어 있다. 또한, 플러그(12) 및 하부전극(14) 사이에는 상술한 바와 같이 매몰 구조로 배리어금속막(13)이 개재되고, 제 1 층간절연막(11) 상에는 하부전극(14)의 상부 표면을 노출시키면서 측부를 덮도록 제 2 층간절연막(15)이 형성되며, 하부전극(14) 및 제 2 층간절연막(15) 상에는 강유전체막(16)이 형성되어 있다. 또한, 하부전극(14) 상의 강유전체막(16) 상부에는 상부전극(17)이 형성되고, 강유전체막(16) 상부에는 상부전극(17)을 덮도록 제 3 층간절연막(18)이 형성되며, 제 3 층간절연막(18) 내부 및 상부에는 상부전극(18)과 콘택하는 배선(20)이 형성되어 있다. 여기서, 통상적으로 하부전극(14)은 귀금속으로 이루어지고, 제 1 내지 제 3 층간절연막(11, 15, 18)은 산화막으로 이루어진다. 또한, 도시되지는 않았지만, 하부전극(14)과 제 1 층간절연막(11) 사이에 접착성 향상을 위하여 금속산화물로 이루어진 접착층(glue layer)이 개재될 수 있다.
그러나, 상술한 종래의 강유전체 메모리 소자에서는, 하부전극(14)의 측부가 제 2 층간절연막(15)에 의해 둘러싸이게 됨에 따라 후속 강유전체막(16) 형성에 따른 증착 및 열처리 공정시, 하부전극(14)의 귀금속과 층간절연막(11, 15) 의 산화막 사이의 열팽창 차이에 의해 하부전극(14)이 팽창되어 하부전극(14)에 강한 압축 스트레스(compressive stress)가 가해지게 된다. 이에 따라, 하부전극(14)의 변형 및 리프팅(lifting)이 야기될 뿐만 아니라, 하부전극(14)의 리프팅에 의해 배리어금속막(13)의 노출 및 산화가 야기되어 결국 스토리지노드 콘택의 패일이 유발된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 후속 열처리 공정시 하부전극과 층간절연막 사이의 열팽창 차이로 인한 하부전극의 변형 및 리프팅을 효과적으로 방지할 수 있는 강유전체 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 소정의 공정이 완료된 반도체 기판 상에 하부전극을 형성하는 단계; 하부전극 및 기판 표면 상에 금속산화막을 형성하는 단계; 기판 전면 상에 층간절연막을 형성하는 단계; 하부전극의 상부 표면이 노출되도록 층간절연막 및 금속산화막을 전면식각하는 단계; 층간절연막과 하부전극 사이의 금속산화막만을 선택적 식각에 의해 제거하여 소정 깊이의 틈을 형성하는 단계; 하부전극 및 층간절연막 상에 강유전체막을 형성하는 단계; 및 하부전극 상의 강유전체막 상부에 상부전극을 형성하는 단계를 포함하는 강유전체 메모리 소자의 제조방법에 의해 달성될 수 있다.
여기서, 금속산화막은 Al2O3막, TiO2막, TaO2막, ZrO2 막 및 HfO2막 중 선택되는 하나의 막으로 이루어지고, 금속산화막의 두께는 1 내지 500Å이다.
또한, 선택적 식각은 습식식각으로 수행하는데, 바람직하게 습식식각시 식각용액으로서 황산, 질산 및 인산 중 적어도 하나 이상이 포함된 용액이나, 암모니아수 또는 과산화수소가 포함된 용액을 사용하고, 더욱 바람직하게 식각용액에 포함된 상기 황산, 질산, 인산, 암모니아수, 및 과산화수소의 농도는 각각 0 내지 50%로 조절한다.
또한, 하부전극은 Pt/IrOx/Ir의 적층막으로 이루어지고, 강유전체막은 BLT, SBT, SBTN, 및 PZT 중 선택되는 하나로 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 순차적 단면도이다.
도 2a를 참조하면, 반도체 기판(20) 상에 산화막으로 이루어진 제 1 층간절연막(21)을 형성하고, 기판(20)의 일부가 노출되도록 제 1 층간절연막(21)을 식각하여 스토리지노드용 콘택홀을 형성한다. 그 다음, 콘택홀에 매립되도록 제 1 층간절연막(31) 상에 텅스텐막을 증착하고, 콘택홀 내에 소정의 깊이로 리세스(recess)가 남도록 에치백(etch-back) 또는 화학기계연마(Chemical Mechanical Polishing; CMP) 공정으로 텅스텐막을 전면식각하여 스토리지노드 콘택용 텅스텐 플러그(22)를 형성한다. 그 다음, 리세스에 매립되도록 제 1 층간절연막(21) 상에 TiN막을 증착하고, 에치백 또는 CMP 공정에 의해 제 1 층간절연막(21)이 노출되도록 TiN막을 전면식각하여 매몰구조의 배리어금속막(23)을 형성한다. 그 다음, 기판 전면 상에 하부전극용 금속막으로서 Ir막, IrOx막 및 Pt막을 순차적으로 증착한 후, Pt막, IrOx막 및 Ir막을 패터닝하여 Pt/IrOx/Ir의 적층막으로 이루어진 하부전극(24)을 형성한다. 도시되지는 않았지만, 하부전극(24)을 형성하기 전에 하부전극(24)과 제 1 층간절연막 사이에 접착성 향상을 위하여 금속산화물로 이루어진 접착층을 개재할 수도 있다. 그 후, 하부전극(24) 및 제 1 층간절연막(21) 표면 상에 금속산화막(25)을 1 내지 500Å의 두께로 증착하는데, 이때 금속산화막(25)의 증착두께로 후속 형성되는 틈의 폭을 조절할 수 있다. 바람직하게, 금속산화막(25)은 Al2O3막, TiO2막, TaO2막, ZrO 2막 및 HfO2막 중 선택되는 하나의 막으로 이루어진다.
도 2b를 참조하면, 금속산화막(25)이 형성된 하부전극(24)을 덮도록 기판 전면 상에 산화막으로 이루어진 제 2 층간절연막(26)을 형성한다. 그 다음, 하부전극(24)의 상부 표면이 노출되도록 제 2 층간절연막(26) 및 금속산화막(25)을 에치백 또는 CMP 공정으로 전면식각한다.
도 2c를 참조하면, 습식식각에 의한 선택적 식각으로 제 2 층간절연막(26)과 하부전극(24) 사이의 금속산화막(25)만을 제거하여 이들 사이에 틈(27)을 형성한다. 즉, 틈(27)은 후속 열처리 공정시 제 2 층간절연막(26)과 하부전극(24) 사이에서 버퍼로서 작용하게 되다. 바람직하게, 습식식각은 식각용액으로서 황산, 질산 및 인산 중 적어도 하나 이상이 포함된 용액이나, 암모니아수(NH4OH)가 포함된 용액 또는 과산화수소(H2O2)가 포함된 용액을 사용하여 수행하고, 더욱 바람직하게 식각용액에 포함된 상기 황산, 질산, 인산, 암모니아수 및 과산화수소의 농도는 각각 0 내지 50%로 조절한다. 또한, 식각시간을 조절하여 틈(27)의 깊이를 조절할 수 있는데, 바람직하게는 도 2c에 도시된 바와 같이, 틈(27)의 깊이가 하부전극(24)의 저부측에 있도록 하거나, 하부전극(24)의 최상부와 저부 사이에 있도록 식각시간을 각각 조절할 수 있다.
도 2d를 참조하면, 하부전극(24) 및 제 2 층간절연막(26) 상에 BLT, SBT, SBTN, 및 PZT 중 선택되는 하나로 강유전체막(28)을 증착하고, 열처리 공정을 수행한다. 이때, 하부전극(24)과 제 2 층간절연막(26) 사이에 형성된 틈(27)에 의해 하부전극(24)이 팽창되더라도 하부전극(24)이 스트레스를 받지 않게 되므로 종래와 같은 하부전극의 변형 및 리프팅이 발생되지 않는다. 그 후, 하부전극(24) 상의 강유전체막(28) 상부에 상부전극(29)을 형성하고, 상부전극(29)을 덮도록 기판 전면 상에 산화막으로 이루어진 제 3 층간절연막(30)을 증착한다. 그 다음, 상부전극(29)의 일부가 노출되도록 제 3 층간절연막(30)을 식각하여 배선용 콘택홀을 형성하고, 콘택홀에 매립되도록 제 3 층간절연막(30) 상에 금속막을 증착하고 패터닝하여 상부전극(29)과 콘택하는 배선(31)을 형성한다.
상기 실시예에 의하면, 하부전극의 측부와 층간절연막 사이에 틈을 형성하여 후속 열처리 공정시 버퍼로서 작용하도록 함으로써 열처리 공정에 의해 하부전극이 팽창되더라도 하부전극이 스트레스를 받지 않게 되므로 하부전극의 변형 및 리프팅이 방지될 수 있다. 또한, 하부전극의 리프팅 방지에 의해 배리어금속막이 노출되지 않게 되므로 배리어금속막의 산화도 효과적으로 방지될 수 있고, 이에 따라 스토리지노드 콘택의 패일도 방지됨으로써, 소자의 신뢰성 및 수율이 향상된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 하부전극 측부와 층간절연막 사이에 틈을 형성하여 후속 열처리 공정시 하부전극과 층간절연막 사이의 열팽창 차이로 인한 하부전극의 변형, 리프팅 및 스토리지노드 콘택 패일 등을 효과적으로 방지함으로써 소자의 신뢰성 및 수율을 향상시킬 수 있다.
도 1은 종래의 강유전체 메모리 소자를 나타낸 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 순차적 단면도.
※도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 제 1 층간절연막
22 : 플러그 23 : 배리어금속막
24 : 하부전극 25 : 금속산화막
26 : 제 2 층간절연막 27 : 틈
28 : 강유전체막 29 : 상부전극
30 : 제 3 층간절연막 31 : 배선

Claims (11)

  1. 소정의 공정이 완료된 반도체 기판 상에 하부전극을 형성하는 단계;
    상기 하부전극 표면 및 기판 표면 상에 금속산화막을 형성하는 단계;
    상기 기판 전면 상에 층간절연막을 형성하는 단계;
    상기 하부전극의 상부 표면이 노출되도록 상기 층간절연막 및 금속산화막을 전면식각하는 단계; 및
    상기 층간절연막과 상기 하부전극 사이의 금속산화막만을 선택적 식각에 의해 제거하여 소정 깊이의 틈을 형성하는 단계를 포함하는 강유전체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 금속산화막은 Al2O3막, TiO2막, TaO2막, ZrO2막 및 HfO2막 중 선택되는 하나의 막으로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 금속산화막의 두께는 1 내지 500Å인 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 선택적 식각은 습식식각으로 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 습식식각은 식각용액으로서 황산, 질산 및 인산 중 적어도 하나 이상이 포함된 용액을 사용하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 식각용액에 포함된 상기 황산, 질산 및 인산의 농도는 각각 0 내지 50%로 조절하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  7. 제 4 항에 있어서,
    상기 습식식각은 식각용액으로서 암모니아수 또는 과산화수소가 포함된 용액을 사용하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 식각용액에 포함된 상기 암모니아수 및 과산화수소의 농도는 각각 0 내지 50%로 조절하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 하부전극 및 층간절연막 상에 강유전체막을 형성하는 단계; 및
    상기 하부전극 상의 상기 강유전체막 상부에 상부전극을 형성하는 단계를 더 포함하는 강유전체 메모리 소자의 제조방법.
  10. 제 1 항 또는 제 9 항에 있어서,
    상기 하부전극은 Pt/IrOx/Ir의 적층막으로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 강유전체막은 BLT, SBT, SBTN, 및 PZT 중 선택되는 하나로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
KR10-2002-0086308A 2002-12-30 2002-12-30 강유전체 메모리 소자의 제조방법 KR100477828B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2002-0086308A KR100477828B1 (ko) 2002-12-30 2002-12-30 강유전체 메모리 소자의 제조방법
US10/620,927 US6812089B2 (en) 2002-12-30 2003-07-16 Method of manufacturing ferroelectric memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0086308A KR100477828B1 (ko) 2002-12-30 2002-12-30 강유전체 메모리 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20040059804A KR20040059804A (ko) 2004-07-06
KR100477828B1 true KR100477828B1 (ko) 2005-03-22

Family

ID=32653210

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0086308A KR100477828B1 (ko) 2002-12-30 2002-12-30 강유전체 메모리 소자의 제조방법

Country Status (2)

Country Link
US (1) US6812089B2 (ko)
KR (1) KR100477828B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100454254B1 (ko) * 2002-12-30 2004-10-26 주식회사 하이닉스반도체 엠티피 구조의 강유전체 메모리 소자 및 그 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5337207A (en) * 1992-12-21 1994-08-09 Motorola High-permittivity dielectric capacitor for use in a semiconductor device and process for making the same
US5566045A (en) * 1994-08-01 1996-10-15 Texas Instruments, Inc. High-dielectric-constant material electrodes comprising thin platinum layers
JP3329644B2 (ja) * 1995-07-21 2002-09-30 株式会社東芝 研磨パッド、研磨装置及び研磨方法
US6093575A (en) * 1996-09-04 2000-07-25 Nippon Steel Corporation Semiconductor device and production method of a semiconductor device having a capacitor
JP4056588B2 (ja) * 1996-11-06 2008-03-05 富士通株式会社 半導体装置及びその製造方法
KR100395766B1 (ko) * 2001-02-12 2003-08-25 삼성전자주식회사 강유전체 기억 소자 및 그 형성 방법
KR100420121B1 (ko) * 2001-06-21 2004-03-02 삼성전자주식회사 강유전막을 평탄화막으로 이용하는 강유전체 메모리 장치 및 그 제조방법

Also Published As

Publication number Publication date
US20040126959A1 (en) 2004-07-01
KR20040059804A (ko) 2004-07-06
US6812089B2 (en) 2004-11-02

Similar Documents

Publication Publication Date Title
JPWO2010032456A1 (ja) 半導体記憶装置および半導体記憶装置の製造方法
JP2006344929A (ja) 強誘電体キャパシタの製造方法及びこれを利用した半導体装置の製造方法
JP2002373974A (ja) 強誘電体メモリ素子およびその製造方法
JP2000150825A (ja) 半導体装置及びその製造方法
KR100454254B1 (ko) 엠티피 구조의 강유전체 메모리 소자 및 그 제조 방법
US7547638B2 (en) Method for manufacturing semiconductor device
US20040021222A1 (en) Semiconductor memory device and method for manufacturing the same
JP2006351899A (ja) 半導体装置の製造方法
KR100477828B1 (ko) 강유전체 메모리 소자의 제조방법
US6927121B2 (en) Method for manufacturing ferroelectric random access memory capacitor
KR100490652B1 (ko) 강유전체 메모리 소자의 제조방법
KR100490650B1 (ko) 강유전체 메모리 소자의 제조방법
KR100624695B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100528163B1 (ko) 강유전체 메모리 소자 및 그 제조방법
KR101004692B1 (ko) 강유전체 메모리 소자의 캐패시터 제조방법
KR100448237B1 (ko) 강유전체 메모리 소자 및 그 제조 방법
KR100846364B1 (ko) 수소확산방지막을 구비한 내장형 강유전체 메모리 소자의제조방법
KR100582351B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100427031B1 (ko) 강유전체 소자의 커패시터 제조 방법
KR100490651B1 (ko) 강유전체 메모리 소자 및 그 제조방법
KR100772530B1 (ko) 반도체 소자의 오목형 캐패시터 형성방법
JP2010192620A (ja) 不揮発性半導体記憶装置の製造方法
KR100972553B1 (ko) 강유전체 메모리 소자의 캐패시터 및 그 제조 방법
KR100490649B1 (ko) 강유전체 메모리 소자의 제조방법
KR20030057604A (ko) 캐패시터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120222

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee