KR100490649B1 - 강유전체 메모리 소자의 제조방법 - Google Patents

강유전체 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 귀금속막의 상부전극과 콘택하는 배선용 콘택홀 내부에 발생되는 오염물을 완전히 제거하여 배선 패일을 방지할 수 있는 강유전체 메모리 소자의 제조방법을 제공한다.
본 발명은 상부에 하부전극, 강유전체막의 유전막 및 귀금속막의 상부전극으로 이루어진 캐패시터가 형성된 반도체 기판을 준비하는 단계; 기판 전면 상에 층간절연막을 형성하는 단계; 상부전극 상의 층간절연막의 일부를 언더식각에 의해 식각하여 배선용 콘택홀을 형성하는 단계; 콘택홀 및 층간절연막 표면 상에 티타늄 계열의 물질막을 증착하는 단계; 물질막과 층간절연막을 전면식각하여 상기 콘택홀 내부 측벽에 스페이서를 형성함과 동시에 콘택홀 내부의 상부전극 표면을 완전히 노출시키는 단계; 및 스페이서를 제거함과 동시에 식각시 발생되는 콘택홀 내부의 오염물을 제거하는 단계를 포함하는 강유전체 메모리 소자의 제조방법에 의해 달성될 수 있다.

Description

강유전체 메모리 소자의 제조방법{METHOD OF MANUFACTURING FERROELECTRIC MEMORY DEVICE}
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 캐패시터 유전막으로서 강유전체막을 적용하는 강유전체 메모리 소자의 제조방법에 관한 것이다.
반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레시 (refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어 왔다. 이러한 강유전체 메모리(ferroelectric random access memory; FeRAM) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다. 이러한 FeRAM 소자의 강유전체 물질로는 BLT ((Bi,La)4Ti3O12)), SBT (SrBi2Ta2O9), SBTN(SrBi 2(Ta1-X, Nbx)2O9), BIT(Bi4Ti3O12 ), PZT(Pb, Zr)TiO3, BLT(Bi1-X, Lax)Ti3O12 등의 박막이 주로 사용되고 있으며, 상부 및 하부전극 물질로는 Pt, Ir, Ru, IrOx, RuOx 등의 귀금속(noble metal)막이 주로 사용되고 있다.
그러나, 상술한 귀금속막으로 상부전극을 형성하는 경우, 상부전극과 콘택하는 배선 형성을 위한 콘택홀 형성시, 층간절연막의 식각 과정에서 귀금속 폴리머(polymer)와 식각 잔류물 등의 오염물이 발생하여 콘택홀 내부에 접착되어 배선 패일(fail)을 유발함으로써 소자의 신뢰성을 저하시킨다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 귀금속막의 상부전극과 콘택하는 배선용 콘택홀 내부에 발생되는 오염물을 완전히 제거하여 배선 패일을 방지할 수 있는 강유전체 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 상부에 하부전극, 강유전체막의 유전막 및 귀금속막의 상부전극으로 이루어진 캐패시터가 형성된 반도체 기판을 준비하는 단계; 기판 전면 상에 층간절연막을 형성하는 단계; 상부전극 상의 층간절연막의 일부를 언더식각에 의해 식각하여 배선용 콘택홀을 형성하는 단계; 콘택홀 및 층간절연막 표면 상에 티타늄 계열의 물질막을 증착하는 단계; 물질막과 층간절연막을 전면식각하여 상기 콘택홀 내부 측벽에 스페이서를 형성함과 동시에 콘택홀 내부의 상부전극 표면을 완전히 노출시키는 단계; 및 스페이서를 제거함과 동시에 식각시 발생되는 콘택홀 내부의 오염물을 제거하는 단계를 포함하는 강유전체 메모리 소자의 제조방법에 의해 달성될 수 있다.
여기서, 티타늄 계열의 물질막의 증착은 화학기상증착, 원자층증착 또는 물리기상증착으로 수행하고, 티타늄 계열의 물질막으로서는 Ti막, TiN막, TiAlN막, Ti-Ta-N막, TaN막, TiOx막 및 TlOxNy막 중 선택되는 하나의 막을 사용하며, 10 내지 2000Å의 두께를 갖도록 한다.
또한, 스페이서의 제거는 액체 케미컬을 이용한 습식식각으로 수행하는데, 바람직하게 액체 케미컬로서는 NH4OH＋H2O2＋H2O, H2SO 4＋H2O2 또는 HCl＋H2O2＋H2O를 사용하고, 액체 케미컬의 온도는 10 내지 250℃로 조절한다.
또한, 하부전극은 Pt/IrOx/Ir로 이루어지고, 유전막은 BLT, SBT, SBTN, BIT, BLT 및 PZT 중 선택되는 하나의 막으로 이루어지며, 상부전극은 Pt막, Ir막, Ru막, IrOx막 및 RuOx막 중 선택되는 하나의 막으로 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 강유전체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 트랜지스터 및 비트라인 등의 소정의 공정이 완료된 반도체 기판(10) 상에 제 1 층간절연막(11)을 형성한다. 여기서, 제 1 층간절연막(11)은 HDP막, HTO막, MTO막, BPSG막, PSG막 및 USG막 중 선택되는 하나의 막으로 g여성한다. 그 다음, 기판(10)의 일부가 노출되도록 제 1 층간절연막(11)을 식각하여 플러그용 콘택홀을 형성한 후, 콘택홀에 매립되도록 플러그용 도전막으로서 텅스텐막을 증착하고 화학기계연마(Chemical Mechanical Polishing; CMP) 공정이나 에치백(etch-back) 공정에 의해 텅스텐막을 식각하여 기판(10)과 콘택하는 플러그(12)를 형성한다. 그 다음, 증착공정 및 CMP 공정 등의 평탄화공정에 의해 플러그(12) 상에만 배리어 금속막(13)을 형성한다. 여기서, 배리어 금속막(13)은 TiN막으로 형성한다.
도 1b를 참조하면, 기판 전면 상에 하부전극 물질로서 500 내지 3000Å 두께의 Ir막(14A), 50 내지 1000Å 두께의 IrOx막(14B) 및 100 내지 3000Å 두께의 Pt막(14C)을 순차적으로 증착한 후, 플러그(12)와 연결되도록 패터닝하여 Pt/IrOx/Ir의 하부전극(14)을 형성한다.
도 1c를 참조하면, 하부전극(14)을 덮도록 제 1 층간절연막(11) 상부에 고립절연막(15)을 증착하고 CMP 공정에 의해 하부전극(14)의 표면이 노출되도록 고립절연막(15)을 식각하여 기판 표면을 평탄하면서 고립절연막(15)이 하부전극(14)의 측부를 둘러싸도록 한다. 그 다음, 고립절연막(15) 및 하부전극(14) 상부에 BLT, SBT, SBTN, BIT, BLT 및 PZT 과 같은 강유전체막을 증착하여 유전막(16)을 형성한다. 여기서, 강유전체막의 증착은 화학기상증착(Chemical Vapor Deposition; CVD), 원자층증착(Atomic Layer Deposition; ALD), 물리기상증착(Physical Vapor Deposition), 스핀코팅(Spin Coating) 또는 액체소오스혼합 화학증착(Liquid Source Mixed Chemical Deposition; LSMCD)으로 수행하고, 강유전체막의 페롭스카이트(perovskite) 핵성장은 급속열어닐링(Rapid Thermal Annealing; RTA)이나 2단계 RTA로 수행한다. 바람직하게, RTA는 반응개스로서 O2, N2O, N2, Ar, Ne, Kr, Xe 또는 He을 사용하고 열상승(thermal ramp-up) 속도를 80 내지 250℃로 조절하면서 400 내지 900℃의 온도에서 단일 단계로 수행하거나, 먼저 300 내지 500℃의 온도에서 제 1 단계를 수행한 후 500 내지 800℃의 온도에서 제 2 단계를 수행하는 2 단계로 수행한다. 그 후, 유전막(16) 상부에 증착 및 패터닝 공정에 의해 Pt막, Ir막, Ru막, IrOx막 및 RuOx막과 같은 귀금속막으로 상부전극(17)을 형성한다.
도 1d를 참조하면, 상부전극(17)을 덮도록 기판 전면 상에 제 2 층간절연막 (18)을 형성한다. 여기서, 제 2 층간절연막(18)은 제 1 층간절연막(11)과 마찬가지로 HDP막, HTO막, MTO막, BPSG막, PSG막 및 USG막 중 선택되는 하나의 막으로 형성한다. 그 다음, 상부전극(17) 상의 제 2 층간절연막(18)의 일부를 언더식각 (under etch)에 의해 식각하여 배선용 콘택홀을 형성한다. 그 다음, 콘택홀 및 제 2 층간절연막(18) 표면 상에 피복도 특성이 우수한 증착공정으로 10 내지 2000Å의 두께로 티타늄(Ti) 계열의 물질막(19)을 증착한다. 바람직하게, 증착공정은 CVD, ALD 또는 PVD로 수행하고, Ti 계열의 물질막(19)로서는 Ti막, TiN막, TiAlN막, Ti-Ta-N막, TaN막, TiOx막 및 TlOxNy막 중 선택되는 하나의 막을 사용한다.
도 1e를 참조하면, 에치백 공정에 의해 Ti 계열의 물질막(19)과 제 2 층간절연막(18)을 전면식각하여 콘택홀 내부 측벽에 스페이서(19A)를 형성함과 동시에 콘택홀 내부의 상부전극(17) 표면을 완전히 노출시킨다. 이때, 상부전극(17)의 노출에 의해 스페이서(19A) 표면에 귀금속폴리머 및 잔류물 등의 오염물(100)이 흡착된다.
도 1f를 참조하면, 상기 기판을 열처리한 후 액체 케미컬을 이용한 습식식각에 의해 스페이서(19A)를 제거함과 동시에 콘택홀 내부의 오염물(100)을 완전히 제거한다. 여기서, 열처리는 산화분위기, 환원분위기 또는 산화와 환원이 복합된 분위기에서 수행하며, 습식식각시 액체 케미컬로서는 SC-1(NH4OH＋H2O2＋H 2O), H2SO4＋H2O2 또는 SC-2(HCl＋H2O2＋H 2O)를 사용하는데, 이때 액체 케미컬의 온도는 10 내지 250℃로 조절한다. 그 후, 도 1g에 도시된 바와 같이, 콘택홀에 매립되도록 배선용 금속막을 증착한 후 패터닝하여 상부금속(17)과 콘택하는 배선(20)을 형성한다.
상기 실시예에 의하면, 상부전극을 노출시키는 콘택홀 내부 측벽에 Ti 계열의 물질막으로 이루어진 스페이서를 적용하여 귀금속 폴리머 및 잔류물 등의 오염물이 스페이서에 흡착되도록 함으로써, 반응을 일으키는 것 없이 액체 케미컬을 이용한 습식식각에 의해 스페이서의 제거시 오염물을 완전히 제거할 수 있게 된다. 이에 따라, 배선 패일등의 문제를 방지할 수 있으므로 소자의 신뢰성을 향상시킬 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 Ti 계열의 물질막 적용에 의해 귀금속막의 상부전극과 콘택하는 배선용 콘택홀 내부에 발생되는 오염물을 완전히 제거할 수 있으므로 배선 패일을 방지할 수 있게 됨으로써 강유전체 메모리 소자의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11, 18 : 제 1 및 제 2 층간절연막
12 : 플러그 13 : 배리어 금속막
14 : 하부전극 15 : 고립절연막
16: 유전막 17 : 상부전극
19 : 티타늄 계열의 물질막
19A : 스페이서 20 : 배선
100 : 오염물

Claims (10)

  1. 상부에 하부전극, 강유전체막의 유전막 및 귀금속막의 상부전극으로 이루어진 캐패시터가 형성된 반도체 기판을 준비하는 단계;
    상기 기판 전면 상에 층간절연막을 형성하는 단계;
    상기 상부전극 상의 층간절연막의 일부를 언더식각에 의해 식각하여 배선용 콘택홀을 형성하는 단계;
    상기 콘택홀 및 층간절연막 표면 상에 티타늄 계열의 물질막을 증착하는 단계;
    상기 물질막과 층간절연막을 전면식각하여 상기 콘택홀 내부 측벽에 스페이서를 형성함과 동시에 콘택홀 내부의 상부전극 표면을 완전히 노출시키는 단계; 및
    상기 스페이서를 제거함과 동시에 상기 식각시 발생되는 콘택홀 내부의 오염물을 제거하는 단계를 포함하는 강유전체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 티타늄 계열의 물질막의 증착은 화학기상증착, 원자층증착 또는 물리기상증착으로 수행하는 것을 특징으로 하는 강유전체 메모리 소자이 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 티타늄 계열의 물질막으로서 Ti막, TiN막, TiAlN막, Ti-Ta-N막, TaN막, TiOx막 및 TlOxNy막 중 선택되는 하나의 막을 사용하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 티타늄 계열의 물질막은 10 내지 2000Å의 두께를 가지는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 스페이서의 제거는 액체 케미컬을 이용한 습식식각으로 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 액체 케미컬로서는 NH4OH＋H2O2＋H2O, H2SO 4＋H2O2 또는 HCl＋H2O2＋H2O를 사용하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 액체 케미컬의 온도는 10 내지 250℃로 조절하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 하부전극은 Pt/IrOx/Ir로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 유전막은 BLT, SBT, SBTN, BIT, BLT 및 PZT 중 선택되는 하나의 막으로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 상부전극은 Pt막, Ir막, Ru막, IrOx막 및 RuOx막 중 선택되는 하나의 막으로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
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