KR100596844B1 - 반도체소자의 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 형성방법에 관한 것으로, 강유전성 캐패시터의 하부전극 패터닝시 사용되는 하드마스크층으로 인한 소자의 특성 열화를 방지하기 위하여, 상기 하드마스크층으로 강유전체막을 사용하고 완전 제거되지 않아도 후속 공정인 캐패시터의 유전체막과 같은 특성을 갖도록 함으로써 후속 공정으로 완성되는 캐패시터의 특성 열화를 방지할 수 있도록 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
도 1 은 종래기술에 따른 반도체소자를 도시한 셈사진.
도 2a 내지 도 2h 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 소자분리막
15 : 하부전극 콘택플러그 17 : 하부절연층
19 : 장벽금속층 21 : 하부전극용 도전층
22 : 하부전극 27 : 하드마스크층
29 : 제1층간절연막 31 : 유전체막
33 : 상부전극용 도전층 34 : 상부전극
35 : 제2층간절연막 37 : 제1금속배선
39 : 제3층간절연막 41 : 제2금속배선
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 강유전성 메모리 소자의 캐패시터 형성공정시 하부전극의 패터닝에 사용되는 하드마스크층으로 인한 소자의 특성 열화를 방지할 수 있도록 하는 기술에 관한 것이다.
일반적으로, 강유전성의 에프램 ( FRAM ) 캐패시터는 Pt, Ir, IrOx, Ru, Re, Rh 및 이들의 조합으로 형성되는 복합구조 중에서 임의의 한가지로 각각 하부전극 및 상부전극을 형성한다.
상기 캐패시터의 강유전체막은 SBT ( SrBi2Ta2O9 ), BLT ( (Bi,La)4Ti3O12 ), PZT ((Pb,Zr)TiO3 ) 로 형성하거나, 페로브스카이트 ( perovskite ) 또는 층을 갖는 페로브스카이트 ( layered perovskite ) 구조의 박막으로 형성한다.
도시되지 않았으나, 종래기술에 따른 반도체소자의 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판 상에 활성영역을 정의하는 소자분리막, 워드라인 및 비트라인이 형성된 하부절연층을 형성한다.
상기 하부절연층을 통하여 상기 반도체기판의 활성영역을 노출시키는 저장전극 콘택홀을 형성하고 이를 매립하는 저장전극 콘택플러그를 텅스텐으로 형성한다.
상기 저장전극 콘택 플러그에 접속되는 저장전극, 즉 하부전극을 형성한다.
이때, 상기 하부전극은 다음과 같은 공정으로 형성한다.
먼저, 상기 하부절연층 상에 Pt, Ir, IrOx, Ru, Re, Rh 및 이들의 조합으로 형성되는 복합구조 중에서 임의의 한가지를 하부전극용 도전층으로 형성한다.
상기 하부전극용 도전층 상에 하드마스크층인 TiN 막을 소정두께 형성하고 저장전극 마스크를 이용한 사진식각공정으로 패터닝하여 하드마스크층 패턴을 형성한다.
상기 하드마스크층 패턴을 마스크로 하여 상기 하부전극용 도전층을 식각함으로써 하부전극을 형성하고 상기 하드마스크층 패턴을 제거한다.
이때, 상기 하드마스크층 패턴이 완전히 제거되지 않고 미량의 잔류물이 남게 된다. 상기 잔류물은 유전체막의 형성공정후 실시되는 어닐링 공정시 산소와 높은 온도에 의해 Ti 와 N 으로 분리됨으로써 상기 하부전극 표면에 형성되는 유전체막을 박리시킨다.
여기서, 상기 유전체막은 SBT ( SrBi2Ta2O9 ), BLT ( (Bi,La)4Ti3O12 ), PZT ((Pb,Zr)TiO3 ) 로 형성하거나, 페로브스카이트 ( perovskite ) 또는 층을 갖는 페로브스카이트 ( layered perovskite ) 구조의 강유전성 박막으로 형성한다.
도 1 은 종래기술에 따라 형성된 반도체소자를 도시한 평면 셈사진으로서, 상기 하드마스크층 패턴인 TiN 막이 잔류된 상태에서 유전체막의 형성 후 어닐링 공정을 실시하여 유전체막이 박리된 것을 도시한다.
상기한 바와 같이 종래기술에 따른 반도체소자의 형성방법은, 하부전극을 패터닝하기 위한 하드마스크층 패턴인 TiN 막의 제거 공정후 남는 TiN 막의 잔류물로 인하여 후속 공정으로 형성되는 유전체막이 박리되는 현상이 유발되어 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 하부전극을 패터닝하기 위한 하드마스크층을 강유전체막으로 형성하여 후속 열처리 공정에 의한 반도체소자의 특성 열화를 방지할 수 있도록 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,
반도체기판 상에 하부전극용 도전층을 형성하고 그 상부에 강유전체막으로 하드마스크층을 형성하는 공정과,
하부전극 마스크를 이용한 사진식각공정으로 상기 하드마스크층 패턴을 형성하는 공정과,
상기 하드마스크층 패턴을 마스크로 상기 하부전극용 도전층을 식각하여 하부전극을 형성하는 공정과,
상기 하드마스크층 패턴을 제거하고 상기 하부전극 사이를 매립하는 층간절연막을 형성하는 공정과,
전체표면상부에 강유전성의 유전체막을 형성하고 그 상부에 상부전극을 형성하여 강유전성 캐패시터를 형성하는 공정을 포함하는 것과,
상기 하부전극용 도전층 및 상부전극용 도전층은 Ir, Ru, Re, Rh, IrO2, RuO2, Pt 및 이들의 조합 중에서 선택된 임의의 한가지로 형성하는 것과,
상기 하부전극용 도전층은 각각 5 ∼ 5000 Å 두께로 형성하는 것과,
상기 하드마스크층으로 사용되는 강유전체막의 두께는 5 ∼ 1000 Å 두께로 형성하는 것과,
상기 하드마스크층으로 사용되는 강유전체막은 SBT ( SrBi2Ta2O9 ), SBTN ( SrBi2(Ta(1-x),Nbx)2O9 ), BLT ( (Bi,La)4Ti3O12 ), PZT ((Pb,Zr)TiO3 ), 페로브스카이트 ( perovskite ) 및 층진 페로브스카이트 ( layered perovskite ) 구조의 강유전성 박막으로 이루어지는 군에서 선택된 임의의 한가지로 형성하는 것과,
상기 하드마스크층 형성공정은 H2O, O2, N2O, H2O2, N2, Ar 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지를 반응 소오스로 하는 CVD, PVD 또는 ALD 방법으로 실시하는 것과,
상기 하드마스크층을 페로브스카이트 구조로 형성하는 경우는 RTA 를 이용한 핵 성장 방법으로 형성하되,
상기 RTA 는 300 ∼ 500 ℃ 로 실시하는 1단계 RTA 와, 500 ∼ 800 ℃ 의 온도로 실시하는 2단계 RTA 의 이단계로 실시하거나 400 ∼ 900 ℃ 온도의 일단계 RTA 공정으로 실시하고,
상기 RTA 공정은 80 ∼ 250 ℃ 의 램프-엎 ( ramp-up ) 속도로 실시하는 것과,
상기 하드마스크층의 식각공정은 실온 ∼ 500 ℃ 의 온도에서 Ar, Cl, O, N 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지 식각가스를 이용하여 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2h 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도 시한 단면도이다.
도 2a 를 참조하면, 반도체기판(11)에 활성영역을 정의하는 소자분리막(13)을 형성한다.
상기 반도체기판(11) 상에 워드라인(도시안됨), 비트라인(도시안됨) 및 하부전극 콘택플러그(15)가 형성된 하부절연층(17)을 형성한다.
이때, 상기 하부전극용 콘택플러그(15)는 텅스텐을 증착한 후 평탄화식각하여 형성한 것으로 상기 하부전극용 콘택플러그(15)는 상기 하부절연층(17)보다 낮게 리세스 되어 형성된 것이다.
도 2b를 참조하면, 전체표면상부에 장벽금속층(19)인 TiN 막을 일정두께 형성하고 평탄화식각하여 상기 콘택플러그(15)의 리세스 된 부분에 남긴다.
도 2c를 참조하면, 상기 하부전극용 콘택플러그(15)에 접속되는 하부전극용 도전층(21)을 형성한다.
이때, 상기 하부전극용 도전층(21)은 Pt, Ir, IrOx, Ru, Re, Rh 및 이들의 조합으로 형성되는 복합구조 중에서 임의의 한가지로 5 ∼ 5000 Å 두께로 형성한다.
그 다음, 상기 하부전극용 도전층(21) 상부에 하드마스크층(27)인 강유전체막을 5 ∼ 1000 Å 두께로 형성한다.
이때, 상기 하드마스크층(27)은 SBT ( SrBi2Ta2O9 ), SBTN ( SrBi2(Ta(1-x),Nbx)2O9 ), BLT ( (Bi,La)4Ti3O12 ), PZT ((Pb,Zr)TiO3 ) 로 형성하거나, 페로브스카이트 ( perovskite ) 또는 층진 페로브스카이트 ( layered perovskite ) 구 조의 강유전성 박막으로 형성한다.
상기 하드마스크층(27)은 CVD, PVD 또는 ALD 방법을 이용하여 형성하며, 반응소스는 H2O, O2, N2O, H2O2, N2, Ar 등을 사용하여 형성한다.
그리고, 상기 하드마스크층(27)을 비정질 상태로 형성하는 경우는 후속 CMP 공정후 RTA 공정으로 결정화한다.
또한, 상기 하드마스크층(27)을 상기 페로브스카이트로 형성하는 경우는 RTA 를 이용한 핵 성장 방법으로 형성한다. 이때, 상기 RTA 는 300 ∼ 500 ℃로 실시하는 1단계 RTA 와, 500 ∼ 800 ℃ 의 온도로 실시하는 2단계 RTA 의 이단계 RTA 공정으로 실시하거나 400 ∼ 900 ℃ 온도의 일단계 RTA 공정으로 실시하며, 램프-엎 ( ramp-up ) 속도는 80 ∼ 250 ℃ 로 하여 실시한다.
도 2d를 참조하면, 하부전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 하드마스크층(27)을 식각하여 하드마스크층(27)패턴을 형성한다. 이때, 상기 하드마스크층(27)의 식각공정은 상기 하드마스크층의 식각공정은 실온 ∼ 500 ℃ 의 온도에서 Ar, Cl, O, N 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지 식각가스를 이용하여 실시한다.
그 다음, 상기 하드마스크층(27)패턴을 마스크로 하여 상기 하부전극용 도전층(21)을 식각하여 하부전극(22)을 형성하고, 상기 하드마스크층(27)패턴을 제거한다.
그 다음, 상기 하드마스크층(27)패턴을 습식용액으로 제거한다. 이때, 상기 습식용액은 BOE 또는 HF를 베이스로 하는 용액을 이용하며, 상기 하드마스크층(27)패턴이 완전히 제거되지 않고 잔류된다.
도 2e를 참조하면, 전체표면상부에 제1층간절연막(29)을 증착하고 평탄화식각하여 상기 하부전극 간을 매립한다.
도 2f를 참조하면, 상기 하부전극(22) 상부에 강유전체막(31)을 500 ∼ 2000 Å 두께로 증착한다. 이때, 상기 하드마스크층(27)과 같은 물질로 형성한다.
그 다음, 상기 강유전체막(31) 상부에 상부전극용 도전층(33)을 증착한다. 이때, 상기 상부전극용 도전층(33)은 Pt, Ir, IrOx, Ru, Re, Rh 및 이들의 조합으로 형성되는 복합구조 중에서 임의의 한가지로 형성한다.
도 2g를 참조하면, 상부전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 상부전극용 도전층(33)을 식각하여 상부전극(34)을 형성한다.
전체표면상부에 제2층간절연막(35)을 형성하여 평탄화시킨다.
도 2h를 참조하면, 상기 제2층간절연막(35)을 통하여 상기 상부전극에 접속되는 제1금속배선(37)을 형성한다.
그 다음, 상기 제1금속배선(37)을 포함한 전체표면상부를 제3층간절연막(39)으로 평탄화시키고 그 상부에 제2금속배선(41)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, 하드마스크층으로 강유전체막을 사용하여 잔류물의 제거 공정 없이 후속 공정인 유전체막 형성공정을 실시할 수 있으며 그에 따른 특성 열화가 없어 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.
Claims (10)
- 반도체기판 상에 하부전극용 도전층을 형성하고 그 상부에 SBT ( SrBi2Ta2O9 ), SBTN ( SrBi2(Ta(1-x),Nbx)2O9 ), BLT ( (Bi,La)4Ti3O12 ), PZT ((Pb,Zr)TiO3 ) 로 형성하거나, 페로브스카이트 ( perovskite ) 또는 층진 페로브스카이트 ( layered perovskite ) 구조의 강유전체막으로 하드마스크층을 형성하는 공정과,하부전극 마스크를 이용한 사진식각공정으로 상기 하드마스크층 패턴을 형성하는 공정과,상기 하드마스크층 패턴을 마스크로 상기 하부전극용 도전층을 식각하여 하부전극을 형성하는 공정과,상기 하드마스크층 패턴을 제거한 후 상기 하부전극 사이를 매립하는 층간절연막을 형성하는 공정과,전체표면상부에 강유전성의 유전체막을 형성하고 그 상부에 상부전극을 형성하여 강유전성 캐패시터를 형성하는 공정을 포함하는 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 하부전극용 도전층 및 상부전극용 도전층은 Ir, Ru, Re, Rh, IrO2, RuO2, Pt 및 이들의 조합 중에서 선택된 임의의 한가지로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 하부전극용 도전층은 5 ∼ 5000 Å 두께로 형성하는 것을 특징으로 하 는 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 하드마스크층으로 사용되는 강유전체막의 두께는 5 ∼ 1000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
- 삭제
- 제 1 항에 있어서,상기 하드마스크층 형성공정은 H2O, O2, N2O, H2O2, N2, Ar 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지를 반응 소오스로 하는 CVD, PVD 또는 ALD 방법으로 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 하드마스크층을 페로브스카이트 구조로 형성하는 경우는 RTA 를 이용한 핵 성장 방법으로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 7 항에 있어서,상기 RTA 는 300 ∼ 500 ℃ 로 실시하는 1단계 RTA 와, 500 ∼ 800 ℃ 의 온도로 실시하는 2단계 RTA 의 이단계로 실시하거나 400 ∼ 900 ℃ 온도의 일단계 RTA 공정으로 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 7 항에 있어서,상기 RTA 공정은 80 ∼ 250 ℃ 의 램프-엎 ( ramp-up ) 속도로 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 하드마스크층의 식각공정은 실온 ∼ 500 ℃ 의 온도에서 Ar, Cl, O, N 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지 식각가스를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
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