KR101016963B1 - 강유전체 메모리 소자의 제조방법 - Google Patents

강유전체 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 강유전체막이 완전 a-축의 배향성을 갖도록 하여 우수한 분극값을 확보함으로써 강유전체 메모리 소자의 전기적 특성을 향상시킬 수 있는 방법을 제공한다.
본 발명은 상부에 층간절연막에 의해 분리된 하부전극 콘택층이 형성된 반도체 기판을 준비하는 단계; 기판 전면 상에 캐패시터 유전막으로서 소정의 배향성을 가지는 강유전체막을 증착하는 단계; 강유전체막을 결정화하는 단계; 강유전체막을 패터닝하여 하부전극 콘택층을 노출시키는 하부전극용 제 1 홀과 제 1 홀로부터 소정 간격 이격된 영역의 층간절연막을 일부 노출시키는 상부전극용 제 2 홀을 동시에 형성하는 단계; 및 제 1 및 제 2 홀에만 금속막을 매립시켜 동일 평면 상에 하부전극 및 상부전극을 형성하는 단계를 포함하는 강유전체 메모리 소자의 제조방법에 의해 달성될 수 있다. 여기서, 강유전체막은 BLT 또는 BTO로 이루어진다.
FeRAM, 강유전체, BLT, BTO, 배향성

Description

강유전체 메모리 소자의 제조방법{METHOD OF MANUFACTURING FERROELECTRIC MEMORY DEVICE}
도 1a 내지 도 1f는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도.
도 2는 도1d까지의 과정에 따른 강유전체막의 C-축 배향성을 보여주는 TEM 사진.
도 3은 도1f까지의 과정에 따른 강유전체막의 a-축 배향성을 보여주는 TEM 사진.
※도면의 주요부분에 대한 부호의 설명
12b : 하드 마스크 13 : 게이트 스페이서
14, 16 : 제 1 및 제 2 층간절연막
15 : 비트라인 17 : 텅스텐 플러그
18 : 리세스 19 : 배리어 금속막
20 : 강유전체막 20a : 결정화된 강유전체막
21a, 21b : 제 1 및 제 2 홀
22a : 하부전극 22b : 상부전극
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 캐패시터 유전막으로서 강유전체막을 사용하는 강유전체 메모리 소자의 제조방법에 관한 것이다.
강유전체 메모리(Ferroelectric Random Access Memory; FeRAM) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작속도고 기존의 디램(DRAM; Dynamic Random Access Memory) 소자에 필적하여 차세대 기억소자로 각광받고 있다.
이러한 강유전체 메모리 소자에서는 캐패시터 유전막 물질로 페롭스카이트(perobskite) 구조를 가지는 SBT (SrBi2Ta2O9), SBTN(SrBi 2(Ta1-X, Nbx)2O9), BLT(Bi, La)4Ti3O12, 또는 BTO(Bi 4Ti3O12) 등의 강유전체막이 주로 사용되고, 상부 및 하부전극 물질로는 Pt, Ir, Ru, IrOx, RuOx 등의 귀금속(noble metal)막이 주로 사용되는데, 최근에는 BLT 및 BTO의 강유전체막을 적용한 캐패시터에 대한 연구가 활발히 이루어지고 있다.
한편, 강유전체 캐패시터의 전기적 특성 향상을 위해서는 우수한 분극값 확보가 중요한데, BLT 및 BTO는 결정학적 배향 방위에 따라 a-축은 50㎛C/㎠의 큰 분극값을 가지는 반면 c-축은 5㎛C/㎠로 작은 분극값을 가지기 때문에, 우수한 분극값을 얻기 위해서는 c-축 배향은 억제하고 a-축 배향성을 향상시켜야 한다.
그러나, BLT 및 BTO는 증착방법에 관계없이 결정화 공정 후에는 표면 에너지가 적은 c-축 배향성을 갖기 때문에 우수한 분극값을 확보하기가 어려운 문제가 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 강유전체막이 완전 a-축의 배향성을 갖도록 하여 우수한 분극값을 확보함으로써 강유전체 메모리 소자의 전기적 특성을 향상시킬 수 있는 방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 상부에 층간절연막에 의해 분리된 하부전극 콘택층이 형성된 반도체 기판을 준비하는 단계; 기판 전면 상에 캐패시터 유전막으로서 소정의 배향성을 가지는 강유전체막을 증착하는 단계; 강유전체막을 결정화하는 단계; 강유전체막을 패터닝하여 하부전극 콘택층을 노출시키는 하부전극용 제 1 홀과 제 1 홀로부터 소정 간격 이격된 영역의 층간절연막을 일부 노출시키는 상부전극용 제 2 홀을 동시에 형성하는 단계; 및 제 1 및 제 2 홀에만 금속막을 매립시켜 동일 평면 상에 하부전극 및 상부전극을 형성하는 단계를 포함하는 강유전체 메모리 소자의 제조방법에 의해 달성될 수 있다.
여기서, 강유전체막은 BLT 또는 BTO로 5 내지 2000Å의 두께로, 화학기상증착, 물리기상증착, 스핀코팅, 또는 액체소오스혼합화학증착으로 증착하고, 스핀코팅에 의해 증착하는 경우에는 반응 소오스로서 O2, N2O, N2, H2 O, H2O2, Ar, Ne 등을 사용한다.
또한, 강유전체막의 결정화는 단일 단계 또는 2단계의 급속열적어닐링으로 수행하는데, 단일 단계 급속열어닐링은 O2, N2O, N2, Ar, Ne, Kr, Xe 또는 He을 사용하고, 열상승 속도를 80 내지 250℃로 조절하여, 400 내지 900℃의 온도에서 수행하고, 2 단계 급속열어닐링은 상기 조건하에서 먼저 300 내지 500℃의 온도에서 제 1 급속어닐링을 수행한 후 500 내지 800℃의 온도에서 제 2 급속열어닐링하는 것으로 이루어진다.
또한, 금속막은 Pt막, Ir막, Ru막, IrOx막, RuOx막, W막, Ti막, TiN막 중 선택되는 하나로 5 내지 5000Å의 두께로 증착한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 강유전체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(10)에 필드산화막(11)을 형성하여 액티브 영역을 정의하고, 액티브 영역의 기판(10) 상에는 게이트 물질(12a) 및 하 드마스크(12b)로 이루어진 게이트(12)와 게이트 스페이서(13)를 형성하고, 기판(10) 내부에는 소오스/드레인 접합영역(미도시)을 형성하여 트랜지스터를 형성한다. 그 다음, 기판 전면 상에 평탄화된 제 1 층간절연막(14)을 형성하고, 제 1 층간절연막(14)을 식각하여 기판(10)의 드레인 접합영역을 노출시키는 비트라인 콘택홀을 형성한다. 그 다음, 콘택홀을 매립하도록 제 1 층간절연막(14) 상에 비트라인 물질막을 증착하고 패터닝하여 비트라인(15)을 형성한 후, 기판 전면 상에 평탄화된 제 2 층간절연막(16)을 형성한다. 바람직하게, 제 2 층간절연막(16)은 HDP 산화막, PSG막, BPSG막, SOG막, TEOS막 또는 열산화막으로 형성한다. 그 후, 제 2 층간절연막(16)과 제 1 층간절연막(14)을 식각하여 기판(10)의 소오스 접합영역을 노출시키는 하부전극 콘택홀을 형성하고, 콘택홀을 매립하도록 제 2 층간절연막(16) 상에 텅스텐(W)막을 증착한다. 그 다음, 화학기계연마(Chemical Mechanical Polishing; CMP) 또는 에치백(etchback) 공정에 의해 콘택홀 상부에 리세스(recess; 18)가 형성되도록 텅스텐막을 식각하여 콘택홀 일부에 매립된 텅스텐 플러그(17)를 형성한다.
도 1b에 도시된 바와 같이, 리세스(18)를 매립하도록 제 2 층간절연막(16) 상에 티타늄나이트라이드(TiN)막으로 이루어진 배리어금속막(19)을 증착하고, CMP에 의해 콘택홀 내부에만 배리어금속막(19)이 잔류하도록 패터닝하여, 텅스텐 플러그(17)와 배리어금속막(19)으로 이루어진 하부전극 콘택층을 형성한다.
도 1c에 도시된 바와 같이, 기판 전면 상에 캐패시터 유전막으로서 페롭스카이트 구조를 가지는 물질, 바람직하게 BLT 또는 BTO로 이루어진 강유전체막(20)을 5 내지 2000Å의 두께로 증착한다. 이때, 강유전체막(20)은 c-축 배향성을 갖는다. 바람직하게, 강유전체막(20)의 증착은 화학기상증착(Chemical Vapor Deposition; CVD), 원자층증착(Atomic Layer Deposition; ALD), 물리기상증착 (Physical Vapor Deposition), 스핀코팅(Spin Coating) 또는 액체소오스혼합화학증착(Liquid Source Mixed Chemical Deposition; LSMCD)으로 수행하고, 이 중 스핀코팅에 의해 증착을 수행할 경우에는 반응 소오스로서 O2, N2O, N2, H 2O, H2O2, Ar, Ne 등을 사용한다.
도 1d에 도시된 바와 같이, 급속열어닐링(Rapid Thermal Annealing; RTA)에 의해 강유전체막(20)의 페롭스카이트 핵을 형성 및 성장시켜 강유전체막(20)을 결정화시킨다. 바람직하게, RTA는 반응개스로서 O2, N2O, N2, Ar, Ne, Kr, Xe 또는 He을 사용하고, 열상승(thermal ramp-up) 속도를 80 내지 250℃로 조절하여, 400 내지 900℃의 온도에서 단일 단계로 수행하거나, 300 내지 500℃의 온도에서의 제 1 RTA와 500 내지 800℃의 온도에서 제 2 RTA로 이루어진 2단계 RTA로 수행한다. 이때, 강유전체막(20)은 도 2에 나타낸 바와 같이 수평방향으로 거대한 c-축 배향성을 갖는다.
도 1e에 도시된 바와 같이, 포토리소그라피 및 식각공정에 의해 결정화된 강유전체막(20a)을 패터닝하여 하부전극 콘택층의 배리어금속막(19)을 노출시키는 하부전극용 제 1 홀(21a)을 형성함과 동시에 제 1 홀(21a)로부터 소정 간격 이격된 영역의 제 2 층간절연막(16)을 일부 노출시키는 상부전극용 제 2 홀(21b)을 형성한 다.
도 1f에 도시된 바와 같이, 제 1 및 제 2 홀(21a, 21b)을 매립하도록 강유전체막(20a) 상부에 Pt막, Ir막, Ru막, IrOx막, RuOx막, W막, Ti막, TiN막 등의 금속막을 5 내지 5000Å의 두께로 증착하고, CMP 또는 에치백 공정에 의해 금속막을 분리시켜, 제 1 홀(21a)에 매립되어 하부전극 콘택층과 콘택하는 하부전극(22a)과 제 2 홀(21b)에 매립된 상부전극(22b)을 각각 형성한다. 이때, 하부전극(22a) 및 상부전극(22b)이 강유전체막(20)의 개재하에 수평방향으로 동일 평면 상에 배치됨에 따라, 하부전극(22a) 및 상부전극(22b)에 전계를 인가하게 되면, 도 3에 나타낸 바와 같이, c-축의 배향성으로 성장된 강유전체막(20)이 완전 a-축의 배향성으로 동작함으로써 우수한 분극값 확보가 가능해진다.
그 후, 도시되지는 않았지만, 기판 전면 상에 제 3 층간절연막을 증착 및 식각하여 상부전극(22b)을 노출시키는 배선 콘택홀을 형성한 후, 콘택홀을 매립하도록 배선용 금속막을 증착하고 패터닝하여 상부전극(22b)과 콘택하는 금속배선을 형성한다. 바람직하게, 제 3 층간절연막은 제 2 층간절연막(16)과 마찬가지로 HDP 산화막, PSG막, BPSG막, SOG막, TEOS막 또는 열산화막으로 형성한다.
상기 실시예에 의하면, 캐패시터의 상부 및 하부전극을 페롭스카이트 구조의 강유전체막의 개재하에 수평방향으로 동일 평면 상에 배치되도록 형성함으로써, 강유전체막이 수평방향으로 거대하게 성장된 c-축 배향성을 갖더라도 캐패시터 동작 시에는 완전 a-축의 배향성을 가지게 된다. 이에 따라, 우수한 분극값 확보가 가능해지므로 강유전체 캐패시터의 전기적 특성을 향상시킬 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 페롭스카이트 구조의 강유전체막이 캐패시터 동작 시에는 완전 a-축의 배향성을 갖도록 하여 우수한 분극값을 확보함으로써 강유전체 메모리 소자의 전기적 특성을 향상시킬 수 있다.

Claims (10)

  1. 상부에 층간절연막에 의해 분리된 하부전극 콘택층이 형성된 반도체 기판을 준비하는 단계;
    상기 기판 전면 상에 캐패시터 유전막으로서 소정의 배향성을 가지는 강유전체막을 증착하는 단계;
    상기 강유전체막을 결정화하는 단계;
    상기 강유전체막을 패터닝하여 상기 하부전극 콘택층을 노출시키는 하부전극용 제 1 홀과 상기 제 1 홀로부터 소정 간격 이격된 영역의 상기 층간절연막을 일부 노출시키는 상부전극용 제 2 홀을 동시에 형성하는 단계; 및
    상기 제 1 및 제 2 홀에만 금속막을 매립시켜 동일 평면 상에 하부전극 및 상부전극을 형성하는 단계를 포함하는 강유전체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 강유전체막은 BLT 또는 BTO로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 강유전체막은 5 내지 2000Å의 두께로 증착하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 강유전체막의 증착은 화학기상증착, 물리기상증착, 스핀코팅, 또는 액체소오스혼합화학증착으로 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 강유전체막의 증착은 스핀코팅에 의해 반응 소오스로서 O2, N2O, N2 , H2O, H2O2, Ar, Ne 등을 사용하여 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 결정화는 단일 단계 또는 2단계의 급속열적어닐링으로 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 단일단계의 급속열적어닐링은 O2, N2O, N2, Ar, Ne, Kr, Xe 또는 He을 사용하고, 열상승 속도를 80 내지 250℃로 조절하여, 400 내지 900℃의 온도에서 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 2 단계의 급속열적어닐링은 O2, N2O, N2, Ar, Ne, Kr, Xe 또는 He을 사용하고, 열상승 속도를 80 내지 250℃로 조절하여, 300 내지 500℃의 온도에서 제 1 급속열적어닐링을 수행한 후 500 내지 800℃의 온도에서 제 2 급속열적어닐링을 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 금속막은 Pt막, Ir막, Ru막, IrOx막, RuOx막, W막, Ti막, TiN막 중 선택되는 하나인 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  10. 제 1 항 또는 제 9 항에 있어서,
    상기 금속막은 5 내지 5000Å의 두께로 증착하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
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