KR20020002613A - 접촉 저항 증가 및 막의 들림을 효과적으로 방지할 수있는 반도체 메모리 소자 및 그 제조 방법 - Google Patents

접촉 저항 증가 및 막의 들림을 효과적으로 방지할 수있는 반도체 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 고밀도 FeRAM 소자의 캐패시터 하부전극과 폴리실리콘 플러그 사이에 형성되어 접촉 저항 증가 및 막의 들림을 효과적으로 방지할 수 있는 확산방지막을 구비하는 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 산소 확산방지 특성이 매우 우수한 것으로 알려진 Ir 또는 Ru을 콘택홀 내부에 매립하여 확산방지막을 형성하는데 그 특징이 있다.

Description

접촉 저항 증가 및 막의 들림을 효과적으로 방지할 수 있는 반도체 메모리 소자 및 그 제조 방법{Semiconductor memory device capable of preventing contact resistance increment and film lifting and method for forming the same}
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 접촉 저항 증가 및 막의 들림을 효과적으로 방지할 수 있는 확산방지막을 구비하는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
FeRAM의 축전물질로는 SrBi2Ta2O9(이하 SBT)와 Pb(Zr,Ti)O3(이하 PZT) 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용한다.
첨부된 도면 도 1은 종래 기술에 따른 FeRAM 소자 제조 공정 단면도로서, 트랜지스터(도시하지 않음) 형성이 완료된 반도체 기판(10)을 덮는 제1 층간절연막(12)을 선택적으로 식각하여 트랜지스터의 소오스·드레인(11)을 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내에 폴리실리콘 플러그(13) 및 확산방지막(14)을 적층한 다음, 하부전극(15), 강유전체막(16) 및 상부전극(17)을 적층하여 캐패시터를 형성한 상태를 보이고 있다.
고밀도 FeRAM 소자를 구현하기 위해 확보해야 될 중요 기술로는 강유전체 결정화 온도의 저온화, 그리고 트랜지스터와 하부전극을 연결하는 폴리실리콘 플러그(13)와 하부전극(15) 사이의 접촉 저항 증가 방지 기술을 손꼽을 수 있다. 현재 강유전체의 결정화 온도의 저온화에 대해서는 많은 진전이 있지만, 폴리실리콘 플러그와 하부전극 사이의 저항 증가를 방지하기 위한 고온 산화 방지막 형성 기술의 진보는 답보 상태이다. TiAlN, TaSiN 등과 같은 3원계 장벽금속막에 대한 많은 연구가 진행되고 있지만 600 ℃ 이상의 고온에서는 여전히 불안정한 실정이다.
종래 Ir/IrOx, Ru/RuOx등과 같은 고온산화 장벽층으로 사용하려는 시도는 이루어진바 있다. 그러나, 통상적인 패터닝(patterning) 및 식각 공정을 이용하여 소자를 제조할 경우 Ir의 산화 또는 IrOx의 환원 등에 의한 박막 들림(lifting) 문제 등이 발생하여 소자 제조가 불가능하다. 또한, 이러한 문제점을 해결하기 위해서는 접착층을 복잡하게 형성해야하는 부수적인 공정상의 어려움이 발생한다.
상기와 같은 문제점을 해결하기 위한 본 발명은 고밀도 FeRAM 소자의 캐패시터 하부전극과 폴리실리콘 플러그 사이에 형성되어 접촉 저항 증가 및 막의 들림을 효과적으로 방지할 수 있는 확산방지막을 구비하는 반도체 메모리 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 FeRAM 소자 제조 공정 단면도,
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 FeRAM 소자 제조 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
23: 폴리실리콘막 24: 실리사이드층
25: 확산방지막 26: 하부전극
27: 강유전체막 28: 상부전극
상기와 같은 목적을 달성하기 위한 본 발명은, 트랜지스터를 포함한 하부구조 형성이 완료된 반도체 기판을 덮는 층간절연막; 상기 층간절연막 내에 형성되어 그 저면에 상기 트랜지스터의 소오스·드레인을 노출시키는 콘택홀; 상기 콘택홀 내부에 적층된 제1 전도막 Ir 확산방지막; 및 상기 Ir 확산방지막 상에 적층된 하부전극, 유전막 및 상부전극으로 이루어져 상기 트랜지스터의 소오스·드레인과 연결되는 캐패시터를 포함하는 반도체 메모리 소자를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 트랜지스터를 포함한 하부구조 형성이 완료된 반도체 기판을 덮는 층간절연막; 상기 층간절연막 내에 형성되어 그 저면에 상기 트랜지스터의 소오스·드레인을 노출시키는 콘택홀; 상기 콘택홀 내부에 적층된 제1 전도막 Ir 확산방지막; 및 상기 Ru 확산방지막 상에 적층된 하부전극, 유전막 및 상부전극으로 이루어져 상기 트랜지스터의 소오스·드레인과 연결되는 캐패시터를 포함하는 반도체 메모리 소자를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 트랜지스터를 포함한 하부구조 형성이 완료된 반도체 기판 상에 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택적으로 식각하여 상기 트랜지스터의 소오스·드레인을 노출시키는 콘택홀을 형성하는 제2 단계; 상기 콘택홀 내부의 일부를 제1 전도막으로 채워 플러그를 형성하면서 상기 콘택홀의 입구로부터 소정 깊이를 갖는 개구부를 형성하는 제3 단계; 상기 개구부 내에 Ir으로 이루어지는 확산방지막을 형성하는 제4 단계; 및 상기 제4 단계가 완료된 전체 구조 상에 하부전극, 유전막 및 상부전극으로 이루어지는 캐패시터를 형성하는 제5 단계를 포함하는 반도체 메모리 소자 제조 방법을 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 트랜지스터를 포함한 하부구조 형성이 완료된 반도체 기판 상에 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택적으로 식각하여 상기 트랜지스터의 소오스·드레인을 노출시키는 콘택홀을 형성하는 제2 단계; 상기 콘택홀 내부의 일부를 제1 전도막으로 채워 플러그를 형성하면서 상기 콘택홀의 입구로부터 소정 깊이를 갖는 개구부를 형성하는 제3 단계; 상기 개구부 내에 Ru으로 이루어지는 확산방지막을 형성하는 제4 단계; 및 상기 제4 단계가 완료된 전체 구조 상에 하부전극, 유전막 및 상부전극으로 이루어지는 캐패시터를 형성하는 제5 단계를 포함하는 반도체 메모리 소자 제조 방법을 제공한다.
본 발명은 산소 확산방지 특성이 매우 우수한 것으로 알려진 Ir, Ru 등 콘택홀 내부에 매립하여 확산방지막을 형성하는데 그 특징이 있다.
이하 첨부된 도면 도 2a 내지 도 2f를 참조하여 본 발명의 실시 예에 따른강유전체 메모리 소자 제조 방법을 설명한다.
먼저 도 2a에 도시한 바와 같이 트랜지스터(도시하지 않음) 형성이 완료된 반도체 기판(20)을 덮는 제1 층간절연막(22)을 선택적으로 식각하여 트랜지스터의 소오스·드레인(21)을 노출시키는 콘택홀을 형성하고, 전체 구조 상에 폴리실리콘막(23)을 증착한다.
다음으로 도 2b에 도시한 바와 같이 건식식각 또는 습식식각으로 폴리실리콘막(23)을 에치백(etch back)하여 콘택홀 입구 부분에 개구부를 형성한다.
다음으로 도 2c에 보이는 바와 같이 폴리실리콘막(23) 상에 실리사이드층(24)을 형성한다. 상기 실리사이드층(24)은 TiSi, CoSi 또는 IrSi 등으로 형성한다. TiSi 형성의 경우, 전체 구조 상에 100 Å 내지 500 Å 두께의 Ti막을 형성하고, N2분위기에서 700 ℃ 온도로 30초 정도 급속 열처리한 후, NH4OH, H2O2및 H2O의 혼합용액인 SC1을 이용한 세정 공정을 실시하여 실리사이드층으로 변하지 않고 잔류하는 Ti막을 제거한다.
이와 같이 실리사이드층(24) 형성이 완료된 전체 구조 상에 화학기상증착법(chemical vapor deposition) 또는 물리기상증착법(physical vapor deposition)으로 Ir 또는 Ru을 증착하여 확산방지막(25)을 형성한다. 상기 실리사이드층(25)을 IrSi을 형성할 경우는 실리사이드층(24) 형성 이전에 Ir으로 확산방지막(25)을 형성하고 열처리를 실시하여 IrSi로 이루어지는 실리사이드층을 형성할 수도 있다.
전술한 바와 같이 본 발명은 종래 확산방지막으로 이용되는 TiN, TiAlN, TaSiN 등을 대신하여, 고온 산소분위기에서의 열처리 후에도 콘택저항이 증가되는 것을 효과적으로 억제할 수 있는 Ir 또는 Ru으로 확산방지막을 형성하는데 특징이 있다. Ir막과 Ru막은 표면이 산화되어도 전도체로서 역할한다.
이어서 도 2d에 보이는 바와 같이 화학기계적연마(chemical mechanical polishing), 습식식각 또는 건식식각 방법 등으로 층간절연막(22) 표면이 노출될 때까지 확산장벽막(25)을 제거하여 평탄화시킴으로써 상기 확산방지막(25)이 콘택홀 내부에만 남도록 한다.
다음으로 도 2e에 도시한 바와 같이 CVD 또는 PVD법으로 Pt, Ir, Pd, Rh, Os, IrOx, RuOx등을 증착하여 하부전극(26)을 형성하고, 스핀-온(spin-on), MOD(metal organic deposition), PVD또는 CVD법으로 SBT(SrBi2Ta2O9), SBTN(SrxBi2-y(Ta1-zNbz)2O9), PZT(Pb(ZrxTi1-x)O3), BLT(Bi4-xLaxTi3O12) 등을 증착하여 강유전체막(27)을 형성하고, 강유전체막 상에 상부전극(28)을 형성한다.
FeRAM 소자 제조 공정에서는 SiOx물질인 층간절연막(22)과 하부전극(26) 또는 확산방지막(25)과 하부전극(26) 사이의 접착력을 향상시키기 위하여 TiOx또는 Al2O3등과 물질로 접착층을 형성한다. 그러나 본 발명에서는 접착력이 우수한 Ir 또는 Ru으로 확산방지막(25)을 형성하기 때문에, 접착층(glue layer) 형성 공정을 생략할 수 있다. 그에 따라 콘택홀 내부에 접착층을 형성하기 위해 개구부를 형성하는 식각 공정, 평탄화를 위한 연마, 식각 등의 공정을 생략할 수 있어 공정의 복잡성을 줄일 수 있다.
이어서 도 2f에 보이는 바와 같이 캐패시터 형성이 완료된 전체 구조 상에 제2 층간절연막(29)을 형성하고 제2 층간절연막을 선택적으로 식각하여 상부전극(28)을 노출시키는 콘택홀을 형성한 다음, 상부전극(28)과 연결되는 금속배선(30)을 형성한다.
이후의 백-엔드(back end) 공정은 일반적인 FeRAM 제조 공정에 따른다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 콘택홀 내부에 Ir 또는 Ru으로 이루어지는 확산방지막을 형성함으로써 고온에서 산화방지 특성을 보다 향상시킬 수 있다. 그에 따라 소자의 집적도 향상에 기여할 수 있다.

Claims (12)

  1. 반도체 메모리 소자에 있어서,
    트랜지스터를 포함한 하부구조 형성이 완료된 반도체 기판을 덮는 층간절연막;
    상기 층간절연막 내에 형성되어 그 저면에 상기 트랜지스터의 소오스·드레인을 노출시키는 콘택홀;
    상기 콘택홀 내부에 적층된 제1 전도막 Ir 확산방지막; 및
    상기 Ir 확산방지막 상에 적층된 하부전극, 유전막 및 상부전극으로 이루어져 상기 트랜지스터의 소오스·드레인과 연결되는 캐패시터
    를 포함하는 반도체 메모리 소자.
  2. 반도체 메모리 소자에 있어서,
    트랜지스터를 포함한 하부구조 형성이 완료된 반도체 기판을 덮는 층간절연막;
    상기 층간절연막 내에 형성되어 그 저면에 상기 트랜지스터의 소오스·드레인을 노출시키는 콘택홀;
    상기 콘택홀 내부에 적층된 제1 전도막 Ir 확산방지막; 및
    상기 Ru 확산방지막 상에 적층된 하부전극, 유전막 및 상부전극으로 이루어져 상기 트랜지스터의 소오스·드레인과 연결되는 캐패시터
    를 포함하는 반도체 메모리 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 전도막은,
    폴리실리콘막인 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 3 항에 있어서,
    상기 제3 단계 후,
    상기 제1 전도막과 상기 확산방지막 사이에 실리사이드층을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제 3 항에 있어서,
    상기 하부전극은,
    Pt, Ir, Pd, Rh, Os, IrOx또는 RuOx중 적어도 어느 하나로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제 3 항에 있어서,
    상기 유전막은,
    SBT(SrBi2Ta2O9), SBTN(SrxBi2-y(Ta1-zNbz)2O9), PZT(Pb(ZrxTi1-x)O3) 또는 BLT(Bi4-xLaxTi3O12)으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  7. 반도체 메모리 소자 제조 방법에 있어서,
    트랜지스터를 포함한 하부구조 형성이 완료된 반도체 기판 상에 층간절연막을 형성하는 제1 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 트랜지스터의 소오스·드레인을 노출시키는 콘택홀을 형성하는 제2 단계;
    상기 콘택홀 내부의 일부를 제1 전도막으로 채워 플러그를 형성하면서 상기 콘택홀의 입구로부터 소정 깊이를 갖는 개구부를 형성하는 제3 단계;
    상기 개구부 내에 Ir으로 이루어지는 확산방지막을 형성하는 제4 단계; 및
    상기 제4 단계가 완료된 전체 구조 상에 하부전극, 유전막 및 상부전극으로 이루어지는 캐패시터를 형성하는 제5 단계
    를 포함하는 반도체 메모리 소자 제조 방법.
  8. 반도체 메모리 소자 제조 방법에 있어서,
    트랜지스터를 포함한 하부구조 형성이 완료된 반도체 기판 상에 층간절연막을 형성하는 제1 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 트랜지스터의 소오스·드레인을 노출시키는 콘택홀을 형성하는 제2 단계;
    상기 콘택홀 내부의 일부를 제1 전도막으로 채워 플러그를 형성하면서 상기 콘택홀의 입구로부터 소정 깊이를 갖는 개구부를 형성하는 제3 단계;
    상기 개구부 내에 Ru으로 이루어지는 확산방지막을 형성하는 제4 단계; 및
    상기 제4 단계가 완료된 전체 구조 상에 하부전극, 유전막 및 상부전극으로 이루어지는 캐패시터를 형성하는 제5 단계
    를 포함하는 반도체 메모리 소자 제조 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제1 전도막은,
    폴리실리콘막인 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 제3 단계 후,
    상기 플러그 상에 실리사이드층을 형성하는 제6 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  11. 제 9 항에 있어서,
    상기 하부전극을,
    Pt, Ir, Pd, Rh, Os, IrOx또는 RuOx중 적어도 어느 하나로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  12. 제 9 항에 있어서,
    상기 유전막을,
    SBT(SrBi2Ta2O9), SBTN(SrxBi2-y(Ta1-zNbz)2O9), PZT(Pb(ZrxTi1-x)O3) 또는 BLT(Bi4-xLaxTi3O12)으로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100791345B1 (ko) * 2006-10-02 2008-01-03 삼성전자주식회사 리세스된 구형 실리사이드 접촉부를 포함하는 반도체 소자및 그 제조 방법

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