KR100972553B1 - 강유전체 메모리 소자의 캐패시터 및 그 제조 방법 - Google Patents

강유전체 메모리 소자의 캐패시터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 후속 열처리 공정시 하부전극과 접촉하는 스토리지노드콘택의 최상부층이 산화되는 것을 방지할 수 있는 강유전체 메모리 소자의 캐패시터 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 강유전체 메모리 소자의 캐패시터는 반도체 기판; 상기 반도체 기판 상부에 형성된 층간절연막; 상기 층간절연막을 관통하여 상기 반도체 기판에 연결되며 플러그, 산화배리어막(금속막) 및 확산배리어막(금속산화막)의 순서로 적층된 스토리지노드콘택; 상기 스토리지노드콘택에 연결되는 상기 층간절연막 상부의 하부전극; 상기 하부전극 상에 형성된 강유전체막; 및 상기 강유전체막 상에 형성된 상부전극을 포함한다.
강유전체 메모리 소자, 전도성산화막, 확산배리어막, 이리듐, 루테늄, 산화배리어막

Description

강유전체 메모리 소자의 캐패시터 및 그 제조 방법{CAPACITOR IN FERROELCETRIC RANDOM ACCESS MEMORY AND METHOD FOR FABRICATING THE SAME}
도 1은 종래기술에 따른 강유전체 메모리 소자를 도시한 소자 단면도,
도 2는 본 발명의 실시예에 따른 강유전체 메모리 소자의 캐패시터를 도시한 구조 단면도,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 강유전체 메모리 소자의 캐패시터 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 접합영역 34 : 제1층간절연막
35a : 플러그 36a : 산화배리어막
37 : 확산배리어막 38 : 하부전극
39 : 제2층간절연막 40 : 강유전체막
41 : 상부전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 강유전체 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
최근에는 고밀도 강유전체 메모리 소자 제작시 MTP(Merged Top electrode Plateline) 구조를 적용하고 있다.
도 1은 종래기술에 따른 강유전체 메모리 소자를 도시한 소자 단면도이다.
도 1을 참조하면, 반도체기판(11)에 활성영역을 정의하는 소자분리막(12)이 형성되고, 반도체기판(11)의 선택된 표면 상에 게이트산화막(13)과 게이트전극(14)이 적층되며, 게이트전극(14) 양측의 반도체 기판(11) 내에 트랜지스터의 소스/드레인(15a, 15b)이 형성된다.
그리고, 반도체 기판(11) 상부에 제1층간절연막(ILD, 16)이 형성되고, 제1층 간절연막(16)을 관통하여 일측 소스/드레인(15a)에 콘택되는 비트라인콘택(17)이 형성되며, 비트라인콘택(17)에 연결되는 비트라인(18)이 제1층간절연막(16) 상에 형성된다.
그리고, 비트라인(18)을 포함한 제1층간절연막(16) 상에 제2층간절연막(19)이 형성되고, 제2층간절연막(19)과 제1층간절연막(16)을 동시에 식각되어 타측 소스/드레인(15b)을 노출시킨 스토리지노드콘택홀에 스토리지노드콘택이 매립된다. 여기서, 스토리지노드콘택은 폴리실리콘플러그(20), 티타늄실리사이드(21) 및 티타늄나이트라이드(22)의 순서로 적층된 막이다. 여기서, 티타늄나이트라이드(22)는 폴리실리콘플러그(20)와 하부전극(23)간 상호확산을 방지하는 확산배리어막(diffusion barrier)이다.
그리고, 스토리지노드콘택에 연결되는 강유전체 캐패시터의 하부전극(23)이 제2층간절연막(19) 상에 형성되고, 하부전극(23) 상에 전체 반도체 기판(11) 상부를 덮는 강유전체막(24)이 형성되며, 강유전체막(24) 상에 상부전극(25)이 형성된다. 여기서, 하부전극(23)은 제3층간절연막(26)에 의해 이웃한 하부전극과 고립되어 있다.
도 1과 같은 종래 기술은 캐패시터의 면적을 최소로 하기 위해서 하부전극(23)만을 미리 패터닝한 다음, 제3층간절연막(26)을 증착 및 평탄화하고, 강유전체막(24)과 상부전극(25)을 연속적으로 증착하고, 상부전극(25)과 강유전체막(24)을 패터닝하는 일련의 방법에 의해서 강유전체 캐패시터를 형성하고 있다.
위 종래 기술은 강유전체막(24)의 전기적 특성을 향상시키기 위해서 강유전 체막(24)을 증착한 후, 상부전극(25) 증착후, 상부전극(25)을 전기적으로 회로에 연결시키기 위한 콘택홀 식각후에 각각 고온의 열처리 공정을 진행한다. 이때, 열처리 공정은 500℃∼800℃의 온도에서 퍼니스(furnace) 또는 급속열처리장비(Rapid Thermal Process; RTP)를 이용하여 질소, 아르곤 또는 산소분위기로 열처리한다.
그러나, 종래 기술은 특히 산소분위기로 후속 열처리 공정을 진행할 때, 산소의 확산에 의해서 스토리지노드콘택과 하부전극 사이의 계면 특성이 열화되어 특히, 스토리지노드콘택의 최상부층인 티타늄나이트라이드(22)가 쉽게 산화되어 콘택저항이 높아지는 문제가 있다. 이는 소자의 동작에 치명적인 영향을 미치며, 이를 피하기 위해서 열처리 효과가 떨어지는 비활성 가스 분위기에서 열처리 또는 충분한 온도가 아닌 낮은 온도에서 산소분위기의 열처리를 진행하였으나, 이 경우 결정화 초기부터 충분히 결정화시키지 못하는 문제 및 후속 공정에서의 열화된 전기적 특성을 충분히 회복시킬 수 없는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 후속 열처리 공정시 하부전극과 접촉하는 스토리지노드콘택의 최상부층이 산화되는 것을 방지할 수 있는 강유전체 메모리 소자의 캐패시터 및 그 제조 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자의 캐패시터는 반도체 기판; 상기 반도체 기판 상부에 형성된 층간절연막; 상기 층간절연막을 관통하여 상기 반도체 기판에 연결되며 플러그, 산화배리어막 및 확산배리어막의 순서로 적층된 스토리지노드콘택; 상기 스토리지노드콘택에 연결되는 상기 층간절연막 상부의 하부전극; 상기 하부전극 상에 형성된 강유전체막; 및 상기 강유전체막 상에 형성된 상부전극을 포함하고, 상기 확산배리어막은 금속산화막을 포함하고, 상기 산화배리어막은 상기 금속산화막의 금속성분으로 이루어진 금속막을 포함하는 것을 특징으로 하고, 상기 스토리지노드콘택은 폴리실리콘막 또는 텅스텐막인 플러그, 상기 금속산화막은 루테늄산화막 또는 이리듐산화막이고, 상기 산화배리어막은 루테늄막 또는 이리듐막인 것을 특징으로 한다.
그리고, 본 발명의 강유전체 메모리 소자의 캐패시터 제조 방법은 반도체 기판 상부에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 반도체 기판의 일부를 노출시키는 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀 내에 플러그, 산화배리어막 및 확산배리어막의 순서로 적층된 스토리지노드콘택을 채우는 단계; 상기 층간절연막 상에 상기 스토리지노드콘택과 연결되는 하부전극을 형성하는 단계; 및 상기 하부전극 상에 강유전체막과 상부전극을 차례로 형성하는 단계를 포함하고, 상기 확산배리어막은 금속산화막을 포함하고, 상기 산화배리어막은 상기 금속산화막의 금속성분으로 이루어진 금속막을 포함하는 것을 특징으로 하며, 상기 스토리지노드콘택을 채우는 단계는 상기 스토리지노드콘택홀을 일부 채우는 플러그를 형성하는 단계, 상기 플러그 상부에 상기 스토리지노드콘택홀을 일부 채우는 두께의 산화배리어막을 형성하는 단계, 및 상기 산화배리어막 상부에 상기 스토리지노드콘택홀을 완전히 채우는 두께의 상기 전도성산화막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 플러그 및 상기 산화배리어막은 블랭킷 에치백을 통해 형성하고, 상기 전도성산화막은 블랭킷 에치백 또는 화학적기계적연마를 통해 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 강유전체 메모리 소자의 캐패시터 구조를 도시한 단면도이다.
도 2에 도시된 바와 같이, 소자분리막(32)에 의해 활성영역이 정의된 반도체 기판(31) 내에 접합영역(33)이 형성되고, 반도체 기판(31) 상부에 제1층간절연막(34)이 형성되며, 제1층간절연막(34)을 관통하는 스토리지노드콘택홀에 스토리지노드콘택이 매립된다. 여기서, 스토리지노드콘택은 플러그(35a), 산화배리어막(36a) 및 확산배리어막(37)의 순서로 적층된 구조이다. 자세한 설명을 후술하기로 한다.
그리고, 스토리지노드콘택에 연결되는 하부전극(38)이 제1층간절연막(34) 상에 형성되고, 하부전극(38)을 제2층간절연막(39)이 에워싸는 형태로 형성되며, 하부전극(38) 및 제2층간절연막(39) 상부에 강유전체막(40)과 상부전극(41)이 차례로 형성된다.
도 2에서, 스토리지노드콘택을 구성하는 플러그(35a)는 폴리실리콘 또는 텅스텐이고, 산화배리어막(36a)은 루테늄 또는 이리듐이며, 확산배리어막(37)은 루테 늄산화막 또는 이리듐산화막의 전도성산화막이다. 즉, 산화되기 쉬운 물질로 이루어진 플러그(35a)와 전도성산화막으로 이루어진 확산배리어막(37) 사이에 삽입되는 산화배리어막(36a)이 확산배리어막(37)의 금속성분(루테늄 또는 이리듐)으로 이루어진다.
위와 같이, 플러그(35a)와 하부전극(38)간 상호확산을 방지하는 확산배리어막(37)이 티타늄나이트라이드(TiN)인 종래 기술과 다르게 본 발명의 확산배리어막(37)은 전도성산화막이고, 이처럼 전도성산화막을 확산배리어막(37)으로 이용하면 후속 열처리 공정시 산소가 확산하더라도 확산배리어막(37)이 산화되는 것을 방지한다. 즉, 확산배리어막(37)이 확산해오는 산소가 플러그(35a)로 확산하는 경로를 차단한다. 아울러, 확산배리어막(37) 형성시 플러그(35a)가 산화되는 것을 방지하기 위해 확산배리어막(37)을 구성하는 금속성분을 산화배리어막(36a)으로 사용하므로써 확산배리어막(37)으로 전도성산화막을 형성할 때 플러그(35a)가 산화되는 것을 방지한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 강유전체 메모리 소자의 캐패시터 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31)에 소자간 분리를 위한 소자분리막(32)을 형성하여 활성영역을 정의하고, 반도체 기판(31)의 활성영역 내에 트랜지스터의 소스/드레인과 같은 접합영역(33)을 형성한다.
다음으로, 반도체 기판(31) 상부에 제1층간절연막(34)을 증착 및 평탄화한 후, 콘택마스크(도시 생략)로 제1층간절연막(34)을 식각하여 접합영역(33)을 노출 시키는 스토리지노드콘택홀(도시 생략)을 형성한다. 여기서, 제1층간절연막(34)은 도 1의 종래기술과 같이 비트라인까지 형성된 후의 층간절연막으로서 다층 구조이다.
다음으로, 스토리지노드콘택홀(도시 생략)을 채울때까지 제1층간절연막(34) 상부에 제1도전막(36)을 증착한 후, 제1층간절연막(34) 표면이 드러날때까지 제1도전막(35)을 화학적기계적연마하여 평탄화한다. 이때, 제1도전막(35)은 폴리실리콘막 또는 텅스텐막이다.
도 3b에 도시된 바와 같이, 화학적기계적연마 공정이 완료된 제1도전막(35)을 블랭킷 에치백한다. 이때, 블랭킷 에치백 공정은 제1층간절연막(34) 표면보다 소정 깊이만큼 아래로 꺼지도록 즉, 리세스(recess)시킬때까지 진행한다. 여기서, 리세스 깊이는 후속 공정 등을 고려하여 결정하는데, 500Å∼1500Å 정도이면 적당하다.
위와 같은 일련의 화학적기계적연마 및 블링캣 에치백 공정을 통해 스토리지노드콘택홀을 부분적으로 채우는 플러그(35a)가 형성된다. 즉, 플러그(35a)는 폴리실리콘플러그 또는 텅스텐플러그이다.
다음으로, 리세스된 플러그(35a) 구조 상부를 채울때까지 제1층간절연막(34) 상부에 제2도전막(36)을 증착한다. 이때, 제2도전막(36)은 루테늄(Ru) 또는 이리듐(Ir)이다.
도 3c에 도시된 바와 같이, 제2도전막(36)을 블랭킷 에치백하여 리세스된 플러그(35a) 상부에만 제2도전막(36a)을 잔류시킨다. 이때, 제2도전막(36a)도 제1층 간절연막(34) 표면보다 아래로 꺼지는 리세스 형태를 가지도록 블랭킷 에치백을 진행하고, 이로써 제2도전막(36)의 블랭킷 에치백후에도 여전히 스토리지노드콘택홀은 완전히 채워지지 않는다.
위와 같은 일련의 블랭킷에치백에 의해 리세스된 제2도전막(36a)은 후속 전도성산화막이 플러그(35a)와 직접 접촉하여 계면이 산화되는 것을 방지하기 위한 산화배리어막 역할을 한다. 이하, 리세스된 제2도전막(36a)을 '산화배리어막(36a)'이라고 약칭한다.
도 3d에 도시된 바와 같이, 산화배리어막(36a) 상부를 채울때까지 제1층간절연막(34) 상부에 전도성산화막(37)을 증착한다. 이때, 전도성산화막(37)은 이리듐산화막(IrO2) 또는 루테늄산화막(RuO2)이다.
계속해서, 전도성산화막(37)을 블랭킷에치백한다. 이때, 블랭킷에치백은 제1층간절연막(34) 표면과 동일한 높이가 될때까지 진행하여 리세스된 산화배리어막(36a)이나 플러그(35a)와 다르게 리세스시키지는 않는다.
위와 같은 일련의 블랭킷 에치백에 의해 스토리지노드콘택홀의 최상부를 채우는 전도성산화막(37)은 플러그(35a)와 후속 강유전체 캐패시터의 하부전극간 상호확산을 방지하는 확산배리어막 역할을 한다. 이하, 전도성산화막(37)을 '확산배리어막(37)'이라고 약칭한다.
도 3e에 도시된 바와 같이, 확산배리어막(37) 및 제1층간절연막(34) 상부에 하부전극이 될 제3도전막을 증착한 후, 마스크 및 식각 공정을 통해 하부전극(38) 을 형성한다.
이때, 하부전극(38)은 화학기상증착법(CVD), 물리기상증착법(PVD), 원자층증착법(ALD) 및 플라즈마원자층증착법(PEALD) 중에서 선택된 하나의 증착법을 이용하여 증착되며, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 레늄(Re) 및 로듐(Rh) 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다. 예를 들어, 하부전극(38)은 이리듐(Ir), 이리듐산화막(IrO2) 및 백금(Pt)의 순서로 적층된 Pt/IrO2/Ir이거나, 루테늄(Ru), 루테늄산화막(RuO2) 및 백금(Pt)의 순서로 적층된 Pt/RuO2/Ru이다.
다음으로, 하부전극(38)을 포함한 전면에 제2층간절연막(39)을 증착한 후 하부전극(38) 표면이 드러날때까지 화학적기계적연마하여 평탄화시킨다. 따라서, 하부전극(38)은 제2층간절연막(39)에 의해 이웃한 하부전극과 서로 격리되면서 제2층간절연막(39)에 의해 에워싸이는 형태를 갖는다.
다음으로, 하부전극(38) 및 제2층간절연막(39) 상부에 강유전체막(40)과 상부전극(41)을 차례로 형성한다. 이때, 강유전체막은 셀영역의 전체에 형성되고, 강유전체막은 패터닝하지 않고 상부전극만 패터닝한다.
여기서, 강유전체막(40)은 화학기상증착법(CVD), 원자층증착법(ALD), 금속유기증착법(MOD) 및 스핀코팅법(Spin coating) 중에서 선택된 하나의 증착법을 이용하여 증착하며, 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나를 이용한다. 그리고, 강유전체막(40) 형성후, 공지의 기술로서 강유전체막(40)을 결정화시키기 위한 열처리를 진행하며, 하부전극(38)이 매립된 구조 상부에 강유전체막(40)을 형성하여 상부전극(41) 형성전에 평탄화를 이루므로써 후속 공정과 더불어 평탄한 구조를 용이하게 할 수 있다. 한편, 상부전극(41)은 하부전극(38)으로 적용된 물질을 선택하여 사용할 수 있다.
전술한 실시예에 따르면, 본 발명의 스토리지노드콘택은 플러그(35a), 산화배리어막(36a) 및 확산배리어막(37)의 순서로 적층된 구조를 갖고, 플러그(35a)와 하부전극(38)간 상호확산을 방지하는 확산배리어막(37)이 이리듐산화막 또는 루테늄산화막과 같은 전도성산화막이다.
그리고, 플러그(35a)와 확산배리어막(37) 사이에 삽입된 산화배리어막(36a)이 확산배리어막(37)을 구성하는 전도성산화막의 금속성분(루테늄 또는 이리듐)으로 이루어지고 있는데, 이는 확산배리어막(37)으로 전도성산화막을 형성함에 따른플러그(35a)의 산화를 방지하기 위함이다.
결국, 본 발명은 강유전체막의 결정화 및 후속 공정진행후 전기적 특성 회복을 위한 산소분위기에서의 열처리 온도를 충분히 높일 수 있도록 하부전극 아래에 위치하는 스토리지노드콘택의 최상부층인 확산배리어막을 전도성산화막으로 형성하므로써, 스토리지노드콘택과 하부전극간 계면에서의 산화에 의한 콘택저항 증가를 억제한다.
위 실시예에서는 확산배리어막(37) 형성시에 블랭킷 에치백을 통해 형성하였으나, 다른 방법으로 화학적기계적연마를 통해 형성할 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 고밀도 강유전체 메모리 소자 제조 과정중 하부전극의 콘택저항을 안정적으로 확보할 수 있으므로 소자의 제조수율 및 특성을 향상시킬 수 있는 효과가 있다.

Claims (11)

  1. 반도체 기판;
    상기 반도체 기판 상부에 형성된 층간절연막;
    상기 층간절연막을 관통하여 상기 반도체 기판에 연결되며 플러그, 산화배리어막 및 확산배리어막의 순서로 적층된 스토리지노드콘택;
    상기 스토리지노드콘택에 연결되는 상기 층간절연막 상부의 하부전극;
    상기 하부전극 형성된 강유전체막; 및
    상기 강유전체막 상에 형성된 상부전극을 포함하고,
    상기 확산배리어막은 금속산화막을 포함하고, 상기 산화배리어막은 상기 금속산화막의 금속성분으로 이루어진 금속막을 포함하는
    강유전체 메모리 소자의 캐패시터.
  2. 삭제
  3. 제1항에 있어서,
    상기 확산배리어막은 루테늄산화막을 포함하고, 상기 산화배리어막은 루테늄막을 포함하는 강유전체 메모리 소자의 캐패시터.
  4. 제1항에 있어서,
    상기 확산배리어막은 이리듐산화막을 포함하고, 상기 산화배리어막은 이리듐막을 포함하는 강유전체 메모리 소자의 캐패시터.
  5. 제1항에 있어서,
    상기 플러그는 폴리실리콘막 또는 텅스텐막인 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터.
  6. 반도체 기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 반도체 기판의 일부를 노출시키는 스토리지노드콘택홀을 형성하는 단계;
    상기 스토리지노드콘택홀 내에 플러그, 산화배리어막 및 확산배리어막의 순서로 적층된 스토리지노드콘택을 채우는 단계;
    상기 층간절연막 상에 상기 스토리지노드콘택과 연결되는 하부전극을 형성하는 단계; 및
    상기 하부전극 상에 강유전체막과 상부전극을 차례로 형성하는 단계를 포함하고,
    상기 확산배리어막은 금속산화막을 포함하고, 상기 산화배리어막은 상기 금속산화막의 금속성분으로 이루어진 금속막을 포함하는 강유전체 메모리 소자의 캐패시터 제조 방법.
  7. 제6항에 있어서,
    상기 스토리지노드콘택을 채우는 단계는,
    상기 스토리지노드콘택홀을 일부 채우는 플러그를 형성하는 단계;
    상기 플러그 상부에 상기 스토리지노드콘택홀을 일부 채우는 두께의 상기 산화배리어막을 형성하는 단계; 및
    상기 산화배리어막 상부에 상기 스토리지노드콘택홀을 완전히 채우는 두께의 상기 확산배리어막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조 방법.
  8. 제7항에 있어서,
    상기 플러그 및 상기 산화배리어막은 블랭킷 에치백을 통해 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조 방법.
  9. 제7항에 있어서,
    상기 확산배리어막은 블랭킷 에치백 또는 화학적기계적연마를 통해 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조 방법.
  10. 제6항에 있어서,
    상기 확산배리어막은 루테늄산화막을 포함하고, 상기 산화배리어막은 루테늄막을 포함하는 강유전체 메모리 소자의 캐패시터 제조 방법.
  11. 제6항에 있어서,
    상기 확산배리어막은 이리듐산화막을 포함하고, 상기 금속막은 이리듐막을 포함하는 강유전체 메모리 소자의 캐패시터 제조 방법.
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* Cited by examiner, † Cited by third party
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JP2001053246A (ja) 1999-06-02 2001-02-23 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR20020058527A (ko) * 2000-12-30 2002-07-12 박종섭 반도체소자 제조 방법
KR20030023143A (ko) * 2001-09-12 2003-03-19 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR20030024301A (ko) * 2001-09-17 2003-03-26 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053246A (ja) 1999-06-02 2001-02-23 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR20020058527A (ko) * 2000-12-30 2002-07-12 박종섭 반도체소자 제조 방법
KR20030023143A (ko) * 2001-09-12 2003-03-19 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR20030024301A (ko) * 2001-09-17 2003-03-26 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법

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