JP4838026B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置の製造方法に係わり、特にＦＲＡＭの強誘電体容量素子を形成するに際して強誘電体を酸素雰囲気中で熱処理する際に、位置合わせマークの溝に埋設されたＷ膜の酸化を防止することができる半導体装置の製造方法に関する。
強誘電体薄膜を容量素子（キャパシタ）として用いた強誘電体メモリは、ランダムアクセスが可能な不揮発性メモリでＦＲＡＭ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲＡＭ、以下、ＦＲＡＭと略称）と呼ばれる。ＦＲＡＭは、低電圧動作、高耐久性、低消費電力などの特長を持っている。そのため、理想のメモリとして期待され、近時、研究開発が盛んに行われている。
ＦＲＡＭは、トランジスタと強誘電体容量素子とを組み合わせて１セットとし、選択トランジスタの一方の拡散層に接続された容量素子を１ビットの情報を貯えるメモリセルとして用いている。
メモリセルを構成している強誘電体容量は、容量を構成する容量絶縁膜に、ＳＢＴやＰＺＴと略称されるような金属酸化物からなる強誘電体の薄膜を用いており、強誘電体を分極させることによって情報を永続的に貯える。
強誘電体は、低温相で自発誘電分極を発生している物質である。この分極は外部電場によって反転可能であり、ヒステリシス特性を持っている。つまり、印加する電圧の正負を切り換えると＋または−の電荷を表面に誘起することができ、しかも、電圧を切っても電荷が保持される。従って、この状態を論理の０と１とに対応させることによってメモリを構成することができる。
ところで、ＦＲＡＭは、当初、二つのトランジスタと二つの容量素子とを組み合わせた２Ｔ２Ｃのセル構造が主流であった。しかし、セルの回路方式や容量素子の構造の改良、セルサイズの縮小、高集積化、およびメモリとしての大容量化の要請などから、１Ｔ１Ｃセルのセル構造に移行している。
ＦＲＡＭにおいては、強誘電体容量素子の構造も重要である。当初、強誘電体容量は、文字通り２枚の平板電極間に強誘電体膜を挟持する構造であった。いわゆる、プレーナー構造であったが、誘電体膜の膜厚が数百ｎｍから数十ｎｍへと薄膜化が進む一方、セルサイズの一層の小形化を指向してプラグ上スタック構造や立体スタック構造などの構造改良が進められている。
図５は従来のＦＲＡＭの一例の模式的断面図である。図５（Ａ）において、トランジスタ１０１と強誘電体からなる容量素子１０２とが１セットとなって、例えば、高融点金属のＷの配線５を介して上下に結線されたプレーナ構造になっている。基板６の上には、このセットがメモリのビット容量分の数だけ配設されている。
基板６の周辺部位の複数箇所には、露光などの製造工程において位置合わせを行うための位置合わせマーク１が設けられている。この位置合わせマーク１は、製造の途中工程で損傷したり消滅したりしないように強固に設けられている。
つまり、トランジスタ１０１に付設されたプラグ７の形成と同時に、溝１０を掘ってその中に配線に用いるＷなどの金属を埋め込み、ＣＭＰ（化学的機械的研磨）を用いて研磨するダマシン法によって設けられる。
ところで、容量素子となる強誘電体は金属酸化物結晶からなる。そのため、ＦＲＡＭの製造工程においては、強誘電体の結晶欠陥を除いたり、あるいはスパッタやエッチングなどの諸工程において受けるプロセス損傷を回復させたりして、理想的なヒステリシス特性を示すようにするために、酸素雰囲気中での高温の熱処理が不可欠である。
そのために、強誘電体容量素子の形成前の工程で製造された高融点金属のＷなどからなる配線などや、露光工程などで用いる位置合わせマークなどの部位が、何らかの保護策を講じないと酸素雰囲気下が行われる熱処理によって酸化してしまう。
その結果、配線などにおいては、導電性を失って絶縁性の酸化物になってしまったり、位置合わせマークにおいては、酸化物が盛り上がって歪みを生じて位置決め精度不良が起こったりする不具合を生じる。
そこで、ＦＲＡＭの製造工程に際しては、強誘電体容量素子の製造に欠かせない酸素雰囲気中での高温熱処理と、この熱処理に起因して起こる金属製パターンが酸化することに耐える保護策が提案されている。
強誘電体容量の下方に形成された金属配線の酸化防止に対しては、少なくとも１層の金属配線を形成し、最上層の金属配線を形成した後に酸化防止膜を形成し、酸化防止膜を形成した後に強誘電体容量を形成して酸素雰囲気下で熱処理を行い、金属配線の酸化を防いでいる（例えば、特許文献１参照）。
次いで、強誘電体形成に伴う酸素雰囲気下での熱処理によって著しくＷが酸化してしまう合わせマーク（位置合わせマーク）に対しては、絶縁膜に形成された溝に金属を形成して酸化を防止する膜で覆い、酸素を遮断して酸化を防止する。さらに、第２の絶縁膜を設けたり、溝をコンタクトホール形成工程で設けたり、金属をコンタクトホール埋め込み工程で形成したり、金属の酸化を防止する膜がイリジウムであったりすることなどが提案されている（例えば、特許文献２参照）。
特開２００１−２１７３９７号公報
特許第３５１９７２１号（〔００１５〕〜〔００１７〕） このように、ＦＲＡＭの製造において不可欠な酸素雰囲気中での熱処理に起因して起こる配線や位置合わせマークの酸化は、酸化防止膜で覆って防ぐことが一般的に行われている。酸化防止膜には、例えば、プラズマによって成膜したＰ−ＳｉＮ（ＳｉＯＮ）がよく用いられる。
ところで、図５（Ａ）において、プラグ７はＬ１＝０．３μｍφ程度の小孔径で、深さは０．７μｍ程度である。従って、導体金属としてＷを埋め込むことは、図５（Ｂ）の断面写真で示したように容易である。しかも、プラグ７の表面は酸素雰囲気中で熱処理を行っても、Ｐ−ＳｉＮ（ＳｉＯＮ）からなる酸化防止膜によって覆えばＷの酸化は起こっていない。
ところが、位置合わせマーク１は、露光工程のときなどに光学的に位置合わせを行うときに用いるもので、マーク幅は少なくともＬ２＝２μｍを必要としている。つまり、プラグ７に比べて桁違いに大きい。
そのため、図５（Ａ）で示した位置合わせマーク１の○で囲んだ溝周縁部１１は、図５（Ｃ）に拡大断面写真で示したように、溝状に掘られた位置合わせマーク１では、Ｗが埋まり切らないと、溝周縁部１１ではＷ膜２の表面の凹凸が激しく、その上に被着するＳｉＯＮからなる酸化防止膜３のカバリッジ（被覆性）が十分に行われない。
図６は位置合わせマークの酸化の様子を示す図で、図６（Ａ）には拡大した表面写真、図６（Ｂ）には断面のＳＥＭ写真を示す。これらの図から、Ｗ膜２によって形成された位置合わせマーク１は、酸素雰囲気中での熱処理によってＷが酸化されて盛り上がり脇にはみ出てしまっている。そして、マークの輪郭が鮮明さを失い歪んでしまっていることが分かる。
これまで述べてきたように、ＦＲＡＭの製造工程において、位置合わせマークを強誘電体容量素子を形成する前、つまり、トランジスタから導出するプラグを形成する際に同時に形成する工程によれば、そのあとに行う強誘電体の酸素雰囲気中における熱処理によって、位置合わせマークを構成するＷが酸化されてしまう不具合が生じる。
つまり、溝堀りされた位置合わせマークに埋設するＷの膜厚が薄い場合には、溝の中に埋まり切らない。そのために、酸化防止膜のＰ−ＳｉＮ（ＳｉＯＮ）が薄いと溝の溝周縁部のカバリッジが悪いために強誘電体の酸化熱処理の際にＷの異常酸化が起こる。また、Ｗの膜厚を厚くしてＷの埋め込みを十分に行うと、Ｗ膜の膜形成時間やＣＭＰによる研磨時間が増大、Ｗの高いストレスによる剥がれなどの不具合が生じる。
一方、酸化防止膜のＰ−ＳｉＮ（ＳｉＯＮ）の膜厚を厚くすると、強誘電体の酸化熱処理の際に膜の熱収縮が起こり上部膜の剥がれが発生する。因みに、Ｐ−ＳｉＮ（ＳｉＯＮ）膜の熱収縮の程度は、６５０℃の酸素雰囲気中での熱処理で３０％以上に及ぶ。さらに、Ｐ−ＳｉＮ（ＳｉＯＮ）膜を厚くした場合には、プラグの部位でコンタクトを形成する孔明けのためのエッチングが困難となり、導通不良を起こす不具合が生じる。
そこで、本願発明は、ＦＲＡＭの製造工程において、強誘電体の酸素雰囲気中における熱処理の際に、位置合わせマークの溝の中に埋設するＷ膜の酸化を防止できる半導体装置の製造方法を提供することを目的としている。
上で述べた課題は、強誘電体容量をメモリとして用いた半導体装置の製造に際して、溝状に掘って形成したマーク幅が少なくとも２μｍの位置合わせマークに埋設したＷ膜が酸化することを防止した半導体装置の製造方法において、該溝内で該Ｗ膜の表面のうちで最も低い部分が該溝の上端よりも低くなっており、該強誘電体容量を形成する前に、該Ｗ膜をＰ−ＳｉＮ又はＰ−ＳｉＯＮからなり、該溝の内面に倣う凹部を備えた酸化防止膜によって覆い、次いで、該酸化防止膜に熱処理を行って予め熱収縮させ、次いで、屈折率１．４５〜１．６５のＰ−ＳｉＯからなる酸化膜を形成するように構成された半導体装置の製造方法によって解決される。
つまり、ＦＲＡＭにおいては、強誘電体容量素子を安定に形成するために強誘電体を酸素雰囲気中で熱処理を行う。その際に、位置合わせマークの溝に埋設したＷ膜が酸化することを防ぐ目的で、Ｐ−ＳｉＮ（ＳｉＯＮ）からなる酸化防止膜を用いる。
ところが、Ｐ−ＳｉＮ（ＳｉＯＮ）は、６５０℃の酸素雰囲気中での熱処理によって、３０％以上も収縮することが知られている。そのために、Ｗ膜の酸化防止を十分に機能することができなかった。
そこで、本願発明においては、強誘電体を酸素雰囲気中で熱処理する前に、Ｐ−ＳｉＮ（ＳｉＯＮ）からなる酸化防止膜を熱処理し、予め収縮させるようにしている。そして、強誘電体の酸素雰囲気中での熱処理に際して、熱収縮によるカバリッジの不具合に起因するＷ膜の異常酸化を防ぐようにしている。
また、強誘電体容量をメモリとして用いた半導体装置の製造に際して、溝状に掘って形成したマーク幅が少なくとも２μｍの位置合わせマークに埋設したＷ膜が酸化することを防止した半導体装置の製造方法において、該溝内で該Ｗ膜の表面のうちで最も低い部分が該溝の上端よりも低くなっており、該Ｗ膜をＰ−ＳｉＮ又はＰ−ＳｉＯＮからなり、該溝の内面に倣う凹部を備えた酸化防止膜によって覆い、次いで、該酸化防止膜膜をＣＭＰによって研磨し、次いで、該Ｗ膜を再度該酸化防止膜によって覆うように構成された半導体装置の製造方法によって解決される。
つまり、先ず、位置合わせマークの溝に埋設したＷ膜をＰ−ＳｉＮ（ＳｉＯＮ）からなる酸化防止膜で覆うようにしている。次いで、酸化防止膜をＣＭＰによって研磨し、下地のＷ膜の凹凸に倣ったカバリッジの悪い部位を削り取る。次いで，再度酸化防止膜が覆うようにしている。
こうして、Ｗ膜を一旦酸化防止膜で被覆したあとＣＭＰによって研磨し、再度酸化防止膜で被覆すると、工程は増えるが酸化防止膜の被覆の不具合に起因するＷ膜の異常酸化を防止することができ、結果として製造効率を上げることができる。
また、強誘電体容量をメモリとして用いた半導体装置の製造に際して、溝状に掘って形成したマーク幅が少なくとも２μｍの位置合わせマークに埋設したＷ膜が酸化することを防止した半導体装置の製造方法において、該溝内で該Ｗ膜の表面のうちで最も低い部分が該溝の上端よりも低くなっており、該Ｗ膜をＣＭＰによって研磨し、次いで、該位置合わせマークの溝にＳＯＧを埋設し、次いで、該ＳＯＧ上に該溝の内面に倣う凹部を備えた酸化防止膜を形成するように構成された半導体装置の製造方法によって解決される。
つまり、位置合わせマークの溝周縁部に被着したＷ膜の凹凸を解消するために、Ｗ膜を溝が完全に埋まるように埋設することは、成膜工程に掛かる時間が異常に長くなり、実用的ではない。そこで、本願発明では、Ｗ膜をＣＭＰによって研磨したあと、位置合わせマークの溝周縁部のＷ膜の凹凸を埋めるように、成膜効率が高く成膜時間が短くて済むＳＯＧで埋めるようにしている。
こうすると、位置合わせマークの溝周縁部に被着したＷ膜がよくカバリッジされ、後工程で行う強誘電体の酸素雰囲気中での熱処理に対しても、カバリッジの不具合に起因するＷ膜の異常酸化を防ぐことができる。
また、上記の諸形態において、該Ｐ−ＳｉＮ（ＳｉＯＮ）の酸化防止膜としての性能、つまりカバリッジ性能をより改善するために、該Ｐ−ＳｉＮ（ＳｉＯＮ）が、高密度プラズマ膜であるように構成し、また、Ｎ 2またはＮ2Ｏを用いた２００〜４５０℃のプラズマ処理を行うように構成し、さらに、ＳｉＨ4およびＮ2Ｏガスを用いて形成するように構成されていてもよい。
また、上記の諸形態において、該Ｐ−ＳｉＮ（ＳｉＯＮ）からなる酸化防止膜を形成し、次いで、屈折率１．４５〜１．６５のＰ−ＳｉＯ からなる酸化膜を形成するように構成し、また、該Ｐ−ＳｉＮ（ＳｉＯＮ）からなる酸化防止膜を形成し、次いで、Ａｌ2Ｏ3からなる水素拡散防止膜を形成するように構成されていてもよい。
つまり、Ｐ−ＳｉＯからなる酸化膜及びＡｌ 2 Ｏ 3 からなる水素拡散防止膜は、Ｐ−ＳｉＮ（ＳｉＯＮ）からなる酸化防止膜の本来の位置合わせマークの溝内のＷ膜の酸化防止に加えて、強誘電体容量素子の下地電極となるＴｉやＰｔなどの配向性の向上にも寄与させることができる。
本発明においては、ＦＲＡＭの製造工程において用いる溝状に掘った位置合わせマークに埋設したＷ膜を被覆するＰ−ＳｉＮ（ＳｉＯＮ）からなる酸化防止膜のカバリッジの向上を図っている。
その結果、強誘電体容量素子を形成する際に強誘電体を酸素雰囲気中で熱処理してもＷ膜の酸化を防止することができ、位置合わせマークを本来の高精度で用いることが可能となり、ＦＲＡＭの製造効率化が図れる。
図１は本発明の第一の実施例の要部の模式的断面図、図２は参考例の要部の模式的断面図、図３は本発明の第二の実施例の要部の模式的断面図、図４は本発明の第三の実施例の要部の模式的断面図である。
〔実施例１〕
図１はＦＲＡＭの製造工程で欠かせない位置合わせマーク１の溝１０の部位を要部として断面図で示した第一の実施例である。図１（Ａ）において、位置合わせマーク１の溝１０に埋設されるＷ膜２は、図示してないＦＲＡＭのトランジスタから導出されるプラグをＣＭＰによって研磨してダマシン法によって形成する際に、成膜もＣＭＰによる研磨も一緒に行われる。
〔実施例１〕
図１はＦＲＡＭの製造工程で欠かせない位置合わせマーク１の溝１０の部位を要部として断面図で示した第一の実施例である。図１（Ａ）において、位置合わせマーク１の溝１０に埋設されるＷ膜２は、図示してないＦＲＡＭのトランジスタから導出されるプラグをＣＭＰによって研磨してダマシン法によって形成する際に、成膜もＣＭＰによる研磨も一緒に行われる。
さらに、Ｗ膜２の上には、Ｗ膜２の酸化を防止するＰ−ＳｉＮ（ＳｉＯＮ）からなる酸化防止膜３を被着する。この酸化防止膜３はプラズマＣＶＤ成長法によって形成したものであり、成膜条件としては、ＳｉＨ4 ：６０ｓｃｃｍ、ＮＨ3 ：８００ｓｃｃｍ、Ｎ2 Ｏ：５００ｓｃｃｍのガス組成で、成長温度５００℃程度、５０Ｗ程度のＲＦ電力である。高密度プラズマＣＶＤ法で形成することもできる。また、ＮＨ3 を使わずにＳｉＨ4 とＮ2 Ｏで成膜することもできる。
ところで、Ｐ−ＳｉＮ（ＳｉＯＮ）からなる酸化防止膜３は、膜自体は酸化防止能力に優れているが、酸素雰囲気中での熱処理による熱収縮率が、例えば、３０〜５０％と大きい。つまり、Ｐ−ＳｉＮ（ＳｉＯＮ）は成膜したままでは緻密性に欠け、後工程のＦＲＡＭにおける強誘電体の酸素雰囲気中での熱処理によって収縮し、カバリッジが損なわれて下地のＷ膜に酸化が起こってしまう。
そこで、予めＰ−ＳｉＮ（ＳｉＯＮ）からなる酸化防止膜３を、例えば、６５０℃で５分間の熱処理を行い、図１（Ｂ）に示したように熱収縮させて緻密なカバリッジのよい膜にする。
そうすると、ＦＲＡＭの製造工程で強誘電体を酸素雰囲気中で熱処理する際に、位置合わせマーク１の溝１０に埋設されたＷ膜２の酸化を防止することができる。従って、本来の位置合わせマークとしての精度を保つことができる。
図２はＦＲＡＭの製造工程で欠かせない位置合わせマーク１の溝１０の部位を要部として断面図で示した第二の実施例である。図２（Ａ）において、位置合わせマーク１の溝１０に埋設されるＷ膜２は、第一の実施例と同様の工程によって形成される。
ＣＭＰによって研磨された位置合わせマーク１の溝１０に埋設されたＷ膜２は、一旦エッチバックを行って、図２（Ａ）に示したように位置合わせマーク１の溝周縁部１１の凹凸を除去して滑らかにする。
次いで、図２（Ｂ）に示したようにＰ−ＳｉＮ（ＳｉＯＮ）からなる酸化防止膜３をＷ膜２に被着する。そうすると、溝周縁部１１におけるＷ膜２の凹凸が削られているので、酸化防止膜３のカバリッジがよくなる。その結果、ＦＲＡＭの製造工程で強誘電体を酸素雰囲気中で熱処理する際に起こる位置合わせマーク１の溝１０に埋設されたＷ膜２の酸化を防止することができる。
図３はＦＲＡＭの製造工程で欠かせない位置合わせマーク１の溝１０の部位を要部として断面図で示した第三の実施例である。
図３（Ａ）において、位置合わせマーク１の溝１０に埋設されるＷ膜２は、第一の実施例と同様の工程によって形成される。そして、位置合わせマーク１に埋設されたＷ膜２には、Ｐ−ＳｉＮ（ＳｉＯＮ）からなる酸化防止膜３を被着して覆う。
Ｗ膜２と、Ｗ膜２を覆っている酸化防止膜３をＣＭＰによって研磨すと、図３（Ｂ）に示したように、位置合わせマーク１の溝周縁部１１のＷ膜２の凹凸は、酸化防止膜３によって埋め込まれた状態になる。
次いで、再度Ｐ−ＳｉＮ（ＳｉＯＮ）からなる酸化防止膜３を被着する。こうして、位置合わせマーク１に埋設されたＷ膜２は、二重に酸化防止膜３に被覆される。従って、ＦＲＡＭの製造工程で強誘電体を酸素雰囲気中で熱処理する際に起こる位置合わせマーク１の溝１０に埋設されたＷ膜２の酸化を防止することができる。
図４はＦＲＡＭの製造工程で欠かせない位置合わせマーク１の溝１０の部位を要部として断面図で示した第四の実施例である。
図４（Ａ）において、位置合わせマーク１の溝１０に埋設されるＷ膜２は、第一の実施例と同様の工程によって形成される。そして、位置合わせマーク１に埋設されたＷ膜２には、Ｐ−ＳｉＮ（ＳｉＯＮ）からなる酸化防止膜３を被着して覆ったあと、ＣＭＰによってＷ膜２を研磨する。
位置合わせマーク１の溝１０の深さは、例えば、０．７μｍ程度で、Ｗ膜２で溝１０を埋め尽くすには長時間を要し、しかも、溝１０の外側をＣＭＰによって研磨するにも長時間を要し、実用的ではない。
そこで、成膜速度が早くて研磨もし易いＳＯＧ膜４を、Ｗ膜２で覆われた位置合わせマーク１の溝１０の中に埋設する。そうすると、溝周縁部１１のＷ膜２の凹凸を埋めて滑らかにすることができる。
次いで、図４（Ｂ）に示したように、Ｐ−ＳｉＮ（ＳｉＯＮ）からなる酸化防止膜３で覆えば、溝周縁部１１のＷ膜２が完全に被覆される。その結果、ＦＲＡＭの製造工程で強誘電体を酸素雰囲気中で熱処理する際に起こる位置合わせマーク１の溝１０に埋設されたＷ膜２の酸化を防止することができる。
なお、Ｐ−ＳｉＮ（ＳｉＯＮ）からなる酸化防止膜を、Ｎ2 またはＮ2 Ｏを用いた２００〜４５０℃のプラズマ処理を行うと、酸化防止膜としての膜質が一層改質される。
また、Ｐ−ＳｉＮ（ＳｉＯＮ）からなる酸化防止膜は、ＦＲＡＭのメモリとなる強誘電体容量素子を形成する領域まで延在している。従って、その酸化防止膜の上に屈折率１．４５〜１．６５のＰ−ＳｉＯからなる酸化膜を形成すると、強誘電体容量素子の下部電極となるＴｉやＰｔなどからなる電極膜の配向性を向上させることができる。
さらに、Ｐ−ＳｉＮ（ＳｉＯＮ）からなる酸化防止膜の上にＡｌ2 Ｏ3 からなる水素拡散防止膜を形成すると、下地からの水素拡散防止になるばかりでなく、強誘電体容量素子の下部電極となるＴｉやＰｔなどからなる電極膜の配向性の向上にも有効である。
こうして、本願発明になる半導体装置の製造方法によって製造された半導体装置、特に強誘電体を酸素雰囲気中で熱処理する必要があるＦＲＡＭにおいて、位置合わせマークを製造工程の最後まで安定な状態で維持できる。その結果、本願発明によれば、生産性の優れた半導体装置を得ることができる。
１ 位置合わせマーク
２ Ｗ膜
３ 酸化防止膜
４ ＳＯＧ膜
１０ 溝
１１ 溝周縁部
２ Ｗ膜
３ 酸化防止膜
４ ＳＯＧ膜
１０ 溝
１１ 溝周縁部
Claims (9)
- 強誘電体容量をメモリとして用いた半導体装置の製造に際して、溝状に掘って形成したマーク幅が少なくとも２μｍの位置合わせマークに埋設したＷ膜が酸化することを防止した半導体装置の製造方法において、
該溝内で該Ｗ膜の表面のうちで最も低い部分が該溝の上端よりも低くなっており、
該強誘電体容量を形成する前に、該Ｗ膜をＰ−ＳｉＮ又はＰ−ＳｉＯＮからなり、該溝の内面に倣う凹部を備えた酸化防止膜によって覆い、
次いで、該酸化防止膜に熱処理を行って予め熱収縮させ、
次いで、屈折率１．４５〜１．６５のＰ−ＳｉＯからなる酸化膜を形成する
ことを特徴とする半導体装置の製造方法。 - 強誘電体容量をメモリとして用いた半導体装置の製造に際して、溝状に掘って形成したマーク幅が少なくとも２μｍの位置合わせマークに埋設したＷ膜が酸化することを防止した半導体装置の製造方法において、
該溝内で該Ｗ膜の表面のうちで最も低い部分が該溝の上端よりも低くなっており、
該Ｗ膜をＰ−ＳｉＮ又はＰ−ＳｉＯＮからなり、該溝の内面に倣う凹部を備えた酸化防止膜によって覆い、
次いで、該酸化防止膜をＣＭＰによって研磨し、
次いで、該Ｗ膜を再度該酸化防止膜によって覆う
ことを特徴とする半導体装置の製造方法。 - 強誘電体容量をメモリとして用いた半導体装置の製造に際して、溝状に掘って形成したマーク幅が少なくとも２μｍの位置合わせマークに埋設したＷ膜が酸化することを防止した半導体装置の製造方法において、
該溝内で該Ｗ膜の表面のうちで最も低い部分が該溝の上端よりも低くなっており、
該Ｗ膜をＣＭＰによって研磨し、
次いで、該位置合わせマークの溝にＳＯＧを埋設し、
次いで、該ＳＯＧ上に該溝の内面に倣う凹部を備えた酸化防止膜を形成する
ことを特徴とする半導体装置の製造方法。 - 該Ｐ−ＳｉＮ又はＰ−ＳｉＯＮが、高密度プラズマ膜である
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。 - 該Ｐ−ＳｉＮ又はＰ−ＳｉＯＮからなる酸化防止膜を、Ｎ2またはＮ2Ｏを用いた２００〜４５０℃のプラズマ処理を行う
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。 - 該Ｐ−ＳｉＮ又はＰ−ＳｉＯＮを、ＳｉＨ4およびＮ2Ｏガスを用いて形成する
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。 - 該Ｐ−ＳｉＮ又はＰ−ＳｉＯＮからなる酸化防止膜を形成し、
次いで、屈折率１．４５〜１．６５のＰ−ＳｉＯからなる酸化膜を形成する
ことを特徴とする請求項２又は３に記載の半導体装置の製造方法。 - 該Ｐ−ＳｉＮ又はＰ−ＳｉＯＮからなる酸化防止膜を形成し、
次いで、Ａｌ2Ｏ3からなる水素拡散防止膜を形成する
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。 - 該酸化防止膜の原料ガスとして少なくともＮＨ 3 ガスを用いることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
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