JP4623819B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、より特定的には、アライメントマークなどのためのマーク用凹部を備える半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
従来、DRAM(Dynamic Random Access Memory)などの半導体装置では、半導体基板上において、電界効果トランジスタやキャパシタなどの素子が形成される素子形成領域以外の領域(外部領域)に、写真製版加工工程のためのアライメントマークやプロセス管理用パターンなどが形成されている。図22および23は、従来の半導体装置の製造方法を説明するための断面模式図であって、アライメントマークとなる溝が外部領域に形成された状態で、素子形成領域におけるコンタクトホールにタングステン膜を充填する工程を示している。図22および23を参照して、従来の半導体装置の製造方法を説明する。
【0003】
まず、図22に示すように、素子形成領域において、半導体基板(図示せず)上に配線107を形成し、その配線107上に層間絶縁膜101を形成する。この層間絶縁膜101には、配線107に到達するコンタクトホール103を形成する。また、素子形成領域以外の領域である外部領域では、層間絶縁膜101にアライメントマークとなるマーク用凹部102が形成されている。このマーク用凹部102の幅W2は1〜7μm程度であり、コンタクトホール103の幅W1より充分大きく設定されている。そして、コンタクトホール103の内部から層間絶縁膜101の上部表面上にまで延在するように、バリアメタル膜104を形成する。このバリアメタル膜104としては、窒化チタン膜(TiN膜)とチタニウム膜(Ti膜)との積層膜を用いることができる。このバリアメタル膜104は、外部領域におけるマーク用凹部102の内部にも同時に形成される。
【0004】
そして、バリアメタル膜104上に、コンタクトホール103の内部を充填するように膜厚W3のタングステン膜105を形成する。このとき、マーク用凹部102の幅W2はコンタクトホール103の幅W1よりはるかに大きいため、マーク用凹部102ではタングステン膜105を形成した後においてもマーク用凹部102の形状を反映した開口部が存在する(すなわち、タングステン膜105によりマーク用凹部102は充填されることはない)。アライメントマークとなるマーク用凹部102は、タングステン膜105によりその内部が充填されると、アライメントマークとして利用できなくなるため、タングステン膜105の膜厚はマーク用凹部102を充填しない程度の厚さに設定されている。
【0005】
次に、CMP法(Chemical Mechanical Polishing法)により、層間絶縁膜101の上部表面上に位置するタングステン膜105およびバリアメタル膜104の部分を除去することにより、図23に示すような構造を得る。図23を参照して、外部領域においてはチップ外領域パターン108としてマーク用凹部102、バリアメタル膜104aおよびタングステン膜105aからなるアライメントマークが形成され、素子形成領域においては素子形成領域内構造109として配線107、コンタクトホール103の内部に充填されたバリアメタル膜104bおよびタングステン膜105bが形成されている。
【0006】
その後、層間絶縁膜101上に位置する配線などの構造を形成するための成膜工程や、マーク用凹部102をアライメントマークとして利用した写真製版加工工程などを実施することにより、所定の半導体装置を得ることができる。
【0007】
【発明が解決しようとする課題】
しかし、上述した従来の半導体装置の製造方法においては、以下に述べるような問題があった。
【0008】
すなわち、層間絶縁膜101の上部表面上に位置するタングステン膜105およびバリアメタル膜104を除去するためのCMP法を行なうと、マーク用凹部102の内部にCMP法において用いるスラリーが侵入する。このようなマーク用凹部102の内部に侵入したスラリーは、CMP法を行なった後の洗浄工程によって全て除去できない場合があった。その結果、図24に示すように、マーク用凹部102の内部にスラリーの残渣(スラリー残り120)が発生していた。このようなスラリー残り120は、後工程において形成される配線などの構造不良の原因となり、半導体装置の不良の原因となっていた。ここで、図24は従来の半導体装置における問題点を説明するための断面模式図である。
【0009】
また、従来の半導体装置においては、図24に示すように、マーク用凹部102の底部の端部領域において、エッチングが過剰に進んで窪みが形成された、いわゆるサブトレンチ構造116が形成される場合があった。このようなサブトレンチ構造116が発生していると、上層に形成される構造の製造工程において、このマーク用凹部102を用いたアライメントマークを用いてマスクなどの位置合わせを行なう場合、アライメントマークの位置を誤検出する場合があった。この結果、形成される上層の構造が所定の位置からずれる(構造不良が発生する)ことになる。このような構造不良は、半導体装置の動作不良などの原因となり、半導体装置の歩留りを低下させる原因となっていた。
【0010】
また、図25および26に示すように、外部領域においてチップ外領域パターンとしてより大きな幅を有するマーク用凹部119が形成されている場合を考える。図25および26は、従来の半導体装置における他の問題点を説明するための断面模式図である。図25および26を参照して、半導体装置は基本的に図23に示した半導体装置と同様の構造を備えるが、マーク用凹部119の幅が図23に示したマーク用凹部102の幅より大きい。図25および26に示した半導体装置では、マーク用凹部119はアライメントマークよりさらに大きな幅を有するような検査用パターン、たとえば膜厚モニター用パターンとして利用される。
【0011】
図25を参照して、層間絶縁膜101にマーク用凹部119およびコンタクトホール103を形成した後、図22に示した工程と同様にバリアメタル膜104(図22参照)およびタングステン膜105(図22参照)を形成する。そして、層間絶縁膜101の上部表面上に位置するバリアメタル膜104とタングステン膜105とを除去するため、CMP法を実施する。すると、マーク用凹部119の幅が大きいため、CMP法で用いる研磨パッドがマーク用凹部119の底壁上に位置するタングステン膜105およびバリアメタル膜104に接触し、図25に示すようにマーク用凹部119の底部においてタングステン膜105a、バリアメタル膜104aおよび層間絶縁膜101の一部が除去された削れ部121が形成される。
【0012】
また、図26に示すように、CMP法によりマーク用凹部119の上部においてタングステン膜105aおよびバリアメタル膜104aが部分的に削られることにより、上部削れ部122が形成される場合もある。
【0013】
このように、マーク用凹部119の内部においてタングステン膜105aやバリアメタル膜104aが過剰に削られてしまうと、このマーク用凹部119を膜厚モニター用パターンとして利用できなくなる。この結果、膜厚の管理精度が低下することになり、やはり製品歩留りの低下の一因となっていた。
【0014】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、歩留りの低下を防止する事が可能な半導体装置およびその製造方法を提供する事である。
【0015】
【課題を解決するための手段】
この発明の1の局面における半導体装置の製造法は、半導体基板に配置された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置の製造方法であって、外部領域に、マーク用凹部を有する層間絶縁膜を形成する工程と、マーク用凹部の内部から層間絶縁膜の上部表面上にまで延在するように被覆膜を形成する工程と、被覆膜上に位置し、マーク用凹部の内部を少なくとも充填するように充填膜を形成する工程と、充填膜がマーク用凹部の内部を少なくとも充填した状態で、化学機械研磨法により層間絶縁膜の上部表面上に位置する被覆膜を除去する工程とを備える。被覆膜は、バリアメタルと当該バリアメタル上に形成された金属膜とにより構成される(請求項1)。
【0016】
このようにすれば、層間絶縁膜の上部表面上に位置する被覆膜を除去するための化学機械研磨法(CMP法)を実施する際に、マーク用凹部の内部を充填するように充填膜が形成されているので、CMP法を行なった後において、CMP法において用いられるスラリーなどがマーク用凹部の内部に残存すること(スラリー残りが発生すること)を防止できる。この結果、スラリー残りに起因する半導体装置の不良の発生を防止できる。したがって、半導体装置の製造歩留りの低下を防止できる。
【0017】
また、CMP法を実施する際に、マーク用凹部の内部を充填するように充填膜が形成されているので、CMP法によりマーク用凹部の内部に位置する被覆膜やマーク用凹部の側壁が損傷を受けることを防止できる。
【0018】
上記1の局面における半導体装置の製造方法では、充填膜を形成する工程がマーク用凹部の内部に樹脂膜を形成することを含んでもよい(請求項2)。
【0019】
この場合、CMP法を実施した後に、有機溶剤などを用いて充填膜としての樹脂膜を容易に除去できる。
【0020】
上記1の局面における半導体装置の製造方法では、有機系樹脂膜としてレジスト膜を用いることが好ましい。
【0021】
この場合、従来用いられているスピンコーターなどのレジスト塗布設備などを充填膜の塗布用にそのまま流用できるので、本発明を実施するための設備コストの増大を抑制できる。
【0022】
上記1の局面における半導体装置の製造方法では、充填膜を形成する工程がスピンオングラス膜をマーク用凹部の内部に充填することを含んでいてもよい(請求項3)。
【0023】
この場合、液状のスピンオングラス(SOG)を基板表面に塗布することによりマーク用凹部の内部にSOGを充填し、その後熱処理を行なう事により、マーク用凹部の内部を充填するようにスピンオングラス膜を確実に形成できる。したがって、マーク用凹部の内部にスラリー残りなどが発生することを確実の防止できる。
【0024】
上記1の局面における半導体装置の製造方法では、充填膜を形成する工程が、光学的に不透明な膜をマーク用凹部の内部に充填することを含んでいてもよく、さらに、上記1の局面における半導体装置の製造方法は、被覆膜を除去する工程の後、マーク用凹部の上部から光学的に不透明な膜を部分的に除去する工程を備えていてもよい(請求項4)。
【0025】
ここで、光学的に不透明な膜とは、マーク用凹部の検出に用いる光学系(たとえば、マーク用凹部からなるアライメントマークの検出に用いる特定の波長領域の光)に対して不透明な膜を意味し、可視光に対して上記膜は透明であってもよい。この場合、不透明な充填膜の一部がマーク用凹部の底部に残存することになる。このようにすれば、マーク用凹部の底部にサブトレンチ構造などの構造不良部が形成されていても、不透明な充填膜が存在するので、後で構造不良部が検出されることを防止できる。したがって、マーク用凹部を用いてアライメントマークを形成する場合、マーク用凹部の底部に構造不良部が発生していても、このような構造不良部に起因するアライメントマークの位置の誤検出を防止できる。
【0026】
上記1の局面における半導体装置の製造方法では、光学的に不透明な膜が、スピンオングラス法を用いて形成され、不純物を混入することにより不透明となった膜であることが好ましい(請求項5)。
【0027】
この場合、光学的に不透明な膜からなり、マーク用凹部の内部を充填する充填膜を容易に形成することができる。
【0028】
上記1の局面における半導体装置の製造方法では、充填膜を形成する工程がマーク用凹部の内部にリンを含むシリコン酸化膜を形成することを含んでいてもよい(請求項6)。
【0029】
この場合、従来シリコン酸化膜を形成するために用いられていた設備を、充填膜を形成する工程に流用することができる。この結果、本発明による半導体装置の製造方法を実施するため、新たに設備を準備する必要が無い。そのため、半導体装置の製造コストが上昇する事を防止できる。
【0030】
また、リンを含むシリコン酸化膜は、たとえば気相HF反応を利用してシリコン酸化膜などからなる層間絶縁膜に対して選択的に除去する事ができる。したがって、CMP法を実施した後、リンを含むシリコン酸化膜からなる充填膜だけを容易に除去できる。
【0031】
上記1の局面における半導体装置の製造方法は、被覆膜を除去する工程の後、層間絶縁膜の上部表面層を除去することにより、マーク用凹部の内部に位置する被覆膜の一部を層間絶縁膜の上部表面より突出させる工程を備えていてもよい(請求項7)。
【0032】
この場合、マーク用凹部の上部において、被覆膜の一部が層間絶縁膜の上部表面より突出した半導体装置を容易にえることができる。
【0033】
また、ここでマーク用凹部を利用してアライメントマークを形成する場合を考える。この場合、マーク用凹部上に不透明な上層層間絶縁膜などが形成されても、被覆膜の一部が層間絶縁膜の上部表面より突出する事に起因して、上層相関絶縁膜の上部表面にもこの突出した部分上に凸部が形成される。このため、この凸部によりアライメントマークを容易に検出できる。したがって、アライメントマークの誤検出をより確実に防止できる。
【0034】
上記1の局面における半導体装置の製造方法では、層間絶縁膜を形成する工程が、外部領域に下層層間絶縁膜を形成する工程と、下層層間絶縁膜上に上層層間絶縁膜を形成する工程と、上層層間絶縁膜と下層層間絶縁膜との一部を除去することによりマーク用凹部を形成する工程とを含むことが好ましい(請求項8)。
【0035】
この場合、上層層間絶縁膜として、充填膜とはエッチングレートが異なる材料(充填膜をマーク用凹部の内部から除去するためのエッチングにおいて、特に損傷を受けにくいような材料)を用いれば、CMP法を実施した後、マーク用凹部の内部から充填膜を除去する工程を実施する際、上層層間絶縁膜がこの充填膜を除去する工程により損傷を受けることを確実に防止できる。この結果、層間絶縁膜が充填膜を除去する工程により部分的に除去されることに起因して、マーク用凹部の側壁上に位置する被覆膜が層間絶縁膜の上部表面上に突出した状態となることを防止できる。
【0036】
上記1の局面における半導体装置の製造方法では、層間絶縁膜を形成する工程が素子形成領域にまで延在するように層間絶縁膜を形成することを含んでいてもよい。上記1の局面における半導体装置の製造方法は、被覆膜を形成する工程に先立って、素子形成領域において層間絶縁膜にマーク用凹部の幅より狭い幅を有する凹部を形成する工程を備えていてもよい。また、被覆膜を形成する工程は被覆膜により凹部を充填することを含んでいてもよい(請求項9)。
【0037】
この場合、素子形成領域にコンタクトホールなどの凹部を形成し、この凹部を充填する被覆膜を形成する工程を備える半導体装置の製造方法において、被覆膜の一部を除去するためのCMP法を実施した後、外部領域に形成されたマーク用凹部の内部にスラリー残りが発生する事を確実に防止できる。
【0038】
上記1の局面における半導体装置の製造方法では、マーク用凹部がアライメントマークとプロセス管理用パターンとからなる群から選択される少なくとも1つを形成するために用いられることが好ましい(請求項10)。
【0039】
ここで、アライメントマークやプロセス管理用パターンは、素子形成領域において形成されるコンタクトホールの幅より大きな幅を有する。そして、アライメントマークなどが形成された層間絶縁膜において、素子形成領域にコンタクトホールなどが形成され、このコンタクトホールを被覆膜としての導電体膜で充填する場合を考える。この場合、マーク用凹部に内部にも被覆膜は形成される。しかし、被覆膜はコンタクトホールを充填するのに十分な膜厚であればよい一方、アライメントマークなどのためのマーク用凹部はコンタクトホールより大きな幅を有するので、マーク用凹部は被覆膜によって充填されない。そのため、マーク用凹部の上に位置する領域では、被覆膜の上部表面にはマーク用凹部の形状に対応した窪みが形成されていた。したがって、層間絶縁膜の上部表面上に位置する被覆膜を除去するためにCMP法を実施すると、従来はマーク用凹部の内部(窪みの内部)にスラリー残りなどが発生していた。しかし、本発明を適用すれば、アライメントマークなどのためのマーク用凹部には充填膜が形成されているので、このようなスラリー残りを確実に防止できる。したがって、素子形成領域に形成されるコンタクトホールなどの素子構造より大きな幅を有するアライメントマークなどのためのマーク用凹部を備える半導体装置の製造方法に本発明を適用すれば、特に顕著な効果を得ることができる。
【0040】
この発明の他の局面における半導体装置は、上記1の局面における半導体装置の製造方法を用いて製造される(請求項11)。
【0041】
この場合、マーク用凹部におけるスラリー残りなどに起因する半導体装置の歩留りの低下を防止できる。
【0042】
この発明の別の局面における半導体装置は、半導体基板に配置された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置であって、外部領域に形成され、マーク用凹部を有する層間絶縁膜と、マーク用凹部の底面および側壁上に形成され、バリアメタルと当該バリアメタル上に形成された金属膜とにより構成される被覆膜と、マーク用凹部の底部に配置され、当該被覆膜上に設けられた光学的に不透明な膜とを備える(請求項12)。
【0043】
このようにすれば、マーク用凹部を用いたアライメントマークを検出する際、マーク用凹部の底部にサブトレンチ構造などの構造不良部が形成されていても、マーク用凹部の底部には不透明な膜が存在するので、この構造不良部が検出されることを防止できる。したがって、このような構造不良部に起因するアライメントマークの位置の誤検出を防止できる。
【0044】
この発明のもう一つの局面における半導体装置は、半導体基板に形成された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置であって、外部領域に位置し、側壁を有するマーク用凹部が形成され、上部表面を有する層間絶縁膜と、マーク用凹部の側壁上に形成された被覆膜とを備える。被覆膜の一部は、層間絶縁膜の上部表面から突出している(請求項13)。
【0045】
ここで、半導体装置においてマーク用凹部を利用したアライメントマークが形成される場合を考える。この場合、マーク用凹部を利用したアライメントマーク上に不透明な上層層間絶縁膜などが形成されても、被覆膜の一部が層間絶縁膜の上部表面より突出する事に起因して、上層層間絶縁膜の上部表面にもこの突出した部分上に凸部が形成される。このため、この凸部によりアライメントマークを容易に検出できる。したがって、アライメントマークの誤検出をより確実に防止できる。この結果、アライメントマークの誤検出に起因する半導体装置の構造不良を防止できるので、このような構造不良による歩留りの低下を防止できる。
【0046】
この発明のその他の局面における半導体装置は、半導体基板に形成された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置であって、外部領域には側壁を有するマーク用凹部が形成されている。外部領域に形成された下層層間絶縁膜と、下層層間絶縁膜上に形成された上層層間絶縁膜とを備える。マーク用凹部の側壁は、下層層間絶縁膜と上層層間絶縁膜との表面を含む。さらに、上記その他の局面における半導体装置は、マーク用凹部の側壁上に形成された被覆膜を備える。被覆膜は、バリアメタルと当該バリアメタル上に形成された金属膜とにより構成される(請求項14)。
【0047】
この場合、上層層間絶縁膜として、充填膜とはエッチングレートが異なる材料(充填膜をマーク用凹部の内部から除去するためのエッチング工程において、特に損傷を受けにくいような材料)を用いることが特に好ましい。このようにすれば、本発明による半導体装置の製造方法において、マーク用凹部の内部に充填膜が形成された状態でCMP法を実施した後、マーク用凹部の内部から充填膜を除去する工程を実施する際、上層層間絶縁膜がこの充填膜を除去する工程により損傷を受けることを確実に防止できる。この結果、上層層間絶縁膜が充填膜を除去する工程により部分的に除去されることに起因して、マーク用凹部の側壁上に位置する被覆膜が上層層間絶縁膜の上部表面上に突出した状態となることを防止できる。
【0048】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【0049】
(実施の形態1)
図1〜3は、本発明による半導体装置の実施の形態1の製造方法を説明するための断面模式図である。図1〜3を参照して、本発明による半導体装置の実施の形態1の製造方法を説明する。
【0050】
まず、半導体基板(図示せず)上において、素子形成領域に配線7(図1)を形成する。配線7上において層間絶縁膜(図1参照)を形成する。層間絶縁膜1の上部表面上にホールパターンを有するレジスト膜(図示せず)を形成する。このレジスト膜をマスクとして用いて、異方性エッチングにより層間絶縁膜1を部分的に除去する。このようにして凹部としてのコンタクトホール3(図1参照)を形成する。コンタクトホール3の底部においては配線7の上部表面が露出している。
【0051】
また、半導体基板上の外部領域としてのチップ外領域においては、層間絶縁膜1の上部表面上にホールパターンを有するレジスト膜が形成され、このレジスト膜をマスクとして用いて層間絶縁膜1を部分的に除去することによりマーク用凹部としての大パターン用溝2が形成される。その後レジスト膜を除去する。なお、コンタクトホール3と大パターン用溝2とを形成するためのエッチングは同時に行なってもよい。この大パターン用溝は、写真製版加工を行なう際のアライメントマークや膜厚測定用などのプロセス管理用パターンとなり、コンタクトホール3より大きな幅を有する。
【0052】
次に大パターン用溝2およびコンタクトホール3の内部から層間絶縁膜1の上部表面上にまで延在するようにバリアメタル膜4が形成される。バリアメタル膜4としては、窒化チタン(TiN)とチタン(Ti)との積層膜を用いることができる。また、コンタクトホール3の内部を充填するとともに、層間絶縁膜1の上部表面上から大パターン用溝2の内部にまで延在するように、バリアメタル膜4上にタングステン膜5(図1参照)が形成される。アライメントマークなどのための大パターン用溝2はコンタクトホール3より大きな幅を有するので、大パターン用溝2はタングステン膜5によって充填されない。そして、タングステン膜5上に、大パターン用溝2の内部を充填するとともに層間絶縁膜1の上部表面上にまで延在するようにレジスト膜6(図1参照)を形成する。このようにして、図1に示すような構造を得る。
【0053】
次に、図2に示すように、化学機械研磨法(CMP法)により、層間絶縁膜1の上部表面上に位置するレジスト膜6とタングステン膜5とバリアメタル膜4とを除去することにより、層間絶縁膜1の上部表面を平坦化する。この結果、大パターン用溝2の内部にはバリアメタル膜4a、タングステン膜5aおよびレジスト膜6aが形成された状態となる。また、素子形成領域では、コンタクトホール3の内部にバリアメタル膜4bと、コンタクトホール3を充填するタングステン膜5bとが形成された状態となる。
【0054】
このようにすれば、素子形成領域に凹部としてのコンタクトホール3を形成し、このコンタクトホール3を充填するタングステン膜5を形成する工程を備える半導体装置の製造方法において、層間絶縁膜1の上部表面上に位置する被覆膜としてのタングステン膜5を除去するためのCMP法を実施する際に、マーク用凹部としての大パターン用溝2の内部を充填するように充填膜としてのレジスト膜6が形成されることになる。したがって、CMP法を行なった後において、CMP法で用いられるスラリーなどが大パターン用溝2の内部に残存することを防止できる。この結果、スラリー残りに起因する半導体装置の不良の発生を防止できるので、半導体装置の製造歩留りの低下を防止できる。
【0055】
また、CMP法を実施する際に、大パターン用溝2の内部を充填するようにレジスト膜6が形成されているので、CMP法により大パターン用溝2の内部に位置するタングステン膜5、バリアメタル膜4や大パターン用溝2の壁面が損傷を受けることを防止できる。
【0056】
この後、図3に示すように、大パターン用溝2の内部に残存するレジスト膜6aをシンナーなどの有機溶媒を用いて除去する。このようにして、図3に示すような構造を得る。
【0057】
この結果、素子形成領域においては配線7とコンタクトホール3の内部に形成されたバリアメタル膜4b、タングステン膜5bとからなる素子形成領域内構造9が形成されるとともに、チップ外領域においては、大パターン用溝2の内部にバリアメタル膜4a、タングステン膜5aが形成されたアライメントマークやプロセス管理用マークなどの大規模パターンであるチップ外領域パターン8が形成される。
【0058】
なお、図1〜3に示した工程においては、大パターン用溝2を充填する材料としてレジスト膜6を用いたが、このレジスト膜6に代えて有機系樹脂を用いてもよい。このような有機系樹脂としては、大パターン用溝2を埋込むことが可能であり、かつ半導体ウェハ上に塗布した後回転させることでその上部表面を平坦化することができることが可能な粘度を有するような材料を用いることができる。
【0059】
この場合、CMP法を実施した後に、有機溶剤を用いて充填膜としての有機系樹脂を大パターン用溝2の内部から容易に除去できる。
【0060】
(実施の形態2)
図4〜7は、本発明による半導体装置の実施の形態2の製造方法を説明するための断面模式図である。図4〜7を参照して、本発明による半導体装置の実施の形態2の製造方法を説明する。
【0061】
まず、本発明による半導体装置の実施の形態1の製造方法と同様に、半導体基板上に配線7、コンタクトホール3、大パターン用溝2、バリアメタル膜4、タングステン膜5(図4参照)を形成する。その後、大パターン用溝2の内部を充填するとともに層間絶縁膜1の上部表面にまで延在するように、スピンオングラス(SOG)を塗布する。その後,100℃〜500℃の温度範囲の温度条件を用いた熱処理を行なうことによりSOG中の余剰な有機溶媒を昇温脱離させ、SOG膜10(図4参照)を形成する。
【0062】
次に、図2に示した工程と同様に、CMP法を用いて層間絶縁膜1の上部表面上に位置するSOG膜10とタングステン膜5とバリアメタル膜4とを除去する。このようにして、図5に示すような構造を得る。
【0063】
このようにすれば、SOGを塗布することにより、大パターン用溝2の内部をSOGで充填することができるので、大パターン用溝2の内部を充填するように確実にSOG膜10を形成できる。この結果、大パターン用溝2の内部におけるスラリー残りの発生を確実に防止できる。
【0064】
ここで、図5を参照して、コンタクトホール3の内部にはバリアメタル膜4bと、コンタクトホール3の内部を充填するタングステン膜5bが配置されている。また、大パターン用溝2の内部には、バリアメタル膜4aとタングステン膜5aと、タングステン膜5a上に配置され、大パターン用溝2の内部を充填するSOG膜10aとが配置されている。
【0065】
次に、図6に示すように、薬液を用いたウエットエッチングなどによりタングステン膜5a、5bおよびバリアメタル膜4a、4bを部分的に除去する。このようにして、タングステン膜5a、5bおよびバリアメタル膜4a、4bの上部表面12の高さは、層間絶縁膜1の上部表面11の高さよりも低くなる。
【0066】
次に、図7に示すように、大パターン用溝2の内部に充填されたSOG膜10aをウエットエッチングなどを用いて除去する。このとき、層間絶縁膜1の上部表面も同時に部分的に除去される。そして、図6に示したバリアメタル膜4a、4bおよびタングステン膜5a、5bの上部表面12の後退量を調整することにより(SOG膜10aを除去するためのウェットエッチングにより層間絶縁膜1が部分的に除去される除去厚み分と、あらかじめバリアメタル膜4a、4bおよびタングステン膜5a、5bの上部表面12の後退量とが等しくなるように、図6に示した工程における上部表面12の後退量を調整することにより)、図7に示すように、SOG膜10aを除去する工程において層間絶縁膜1の上部表面が部分的に除去された後、この層間絶縁膜1の上部表面11とバリアメタル膜4a、4bおよびタングステン膜5a、5bの上部表面12との位置がほぼ一致するようにすることができる。
【0067】
なお、上記のようにSOG膜10aを除去する工程の前に予めタングステン膜5a、5bおよびバリアメタル膜4a、4bを、層間絶縁膜1の後退量を見込んで部分的に除去するという工程に代えて、SOG膜10aを除去するウエットエッチングの条件を調整することにより、層間絶縁膜1とバリアメタル膜4a、4bおよびタングステン膜5a、5bとが同じように部分的に除去されるようにしてもよい。この場合にも、層間絶縁膜1のエッチングレートと、バリアメタル膜4a、4bおよびタングステン膜5a、5bのエッチングレートとをほぼ等しくすることにより、図7に示したような構造を得ることができる。
【0068】
(実施の形態3)
図8および9は、本発明による半導体装置の実施の形態3の製造方法を示す断面模式図である。図8および9を参照して、本発明による半導体装置の実施の形態3の製造方法を説明する。
【0069】
まず、本発明の実施の形態1による半導体装置の製造方法の図1に示した工程と同様に、配線7、層間絶縁膜1、コンタクトホール3、大パターン用溝2、バリアメタル膜4およびタングステン膜5(図8参照)を形成する。そして、大パターン用溝2の内部を充填するとともに、層間絶縁膜1の上部表面にまで延在するようにリンを含むシリコン酸化膜13(以下、PSG膜と呼ぶ)を形成する。このとき、PSG膜13により、大パターン用溝2の内部において空隙14が形成される場合がある。しかし、このような空隙14が存在しても、この空隙14の位置が層間絶縁膜1の上部表面11よりも下であれば本発明による半導体装置の実施の形態1の製造方法と同様の効果を得ることができる。
【0070】
次に、図9に示すように、CMP法を用いて層間絶縁膜1の上部表面上に位置するPSG膜13、バリアメタル膜4およびタングステン膜5を除去する。この結果、コンタクトホール3の内部にはバリアメタル膜4bおよびタングステン膜5bが配置される。また、大パターン用溝2の内部にはバリアメタル膜4a、タングステン膜5aおよびPSG膜13aが配置される。
【0071】
この後、図3に示した工程と同様に、大パターン用溝2の内部に位置するPSG膜13aを除去することにより、図3に示した半導体装置と同様の構造を備える半導体装置を得ることができる。なお、PSG膜13aを除去する手法としては、気相HF反応を用いることができる。
【0072】
このようにすれば、従来シリコン酸化膜を形成するために用いられていた設備を、充填膜としてのPSG膜を形成する工程に流用することができる。この結果、本発明による半導体装置の製造方法を実施するため、新たに設備を準備する必要が無い。そのため、半導体装置の製造コストが上昇する事を防止できる。
【0073】
(実施の形態4)
図10は、本発明による半導体装置の実施の形態4を示す断面模式図である。
図10を参照して、本発明による半導体装置の実施の形態4を説明する。
【0074】
図10を参照して、半導体装置は基本的には図3に示した本発明による半導体装置の実施の形態1と同様の構造を備える。すなわち、素子形成領域においては、半導体基板(図示せず)上に配線7が形成され、この配線7上には層間絶縁膜1が形成されている。この層間絶縁膜1においては、配線7上に位置する領域にコンタクトホール3が形成されている。コンタクトホール3の内部にはバリアメタル膜4bが形成されている。バリアメタル膜4b上には、コンタクトホール3の内部を充填するようにタングステン膜5bが形成されている。
【0075】
チップ外領域においては、半導体基板上において層間絶縁膜1にアライメントマークや膜厚測定用のプロセス管理用パターンなどとなる大パターン用溝2が形成されている。大パターン用溝2の内部にはバリアメタル膜4aが形成されている。バリアメタル膜4a上にはタングステン膜5aが形成されている。そして、大パターン用溝2の底部には、不透明なSOG膜残存部15bが配置されている。
【0076】
このようにすれば、大パターン用溝2を用いたアライメントマークを検出する際、大パターン用溝2の底部にサブトレンチ構造16などの構造不良部が形成されていても、大パターン用溝2の底部には不透明なSOG膜残存部15bが存在するので、この構造不良部としてのサブトレンチ構造16が検出されることを防止できる。したがって、このようなサブトレンチ構造16に起因するアライメントマークの位置の誤検出を防止できる。
【0077】
図11および12は、図10に示した半導体装置の製造方法を説明するための断面模式図である。図11および12を参照して、図10に示した半導体装置の製造方法を説明する。
【0078】
まず、本発明による半導体装置の実施の形態1の製造方法と同様に、半導体基板(図示せず)上に配線7、層間絶縁膜1、コンタクトホール3、大パターン用溝2、バリアメタル膜4およびタングステン膜5(図11参照)を形成する。その後、大パターン用溝2の内部を充填するとともに層間絶縁膜1の上部表面上にまで延在するように、不透明なSOG膜15(図11参照)を形成する。このようにして、図11に示すような構造を得る。なお、不透明なSOG膜15としては、チタンなどの金属粉のような光学的に不透明となる不純物を含有するSOGをタングステン膜5上に塗布した後、余剰な有機溶媒を昇温脱離するための焼成工程を実施することにより得られるSOG膜を用いることができる。
【0079】
次に、図2に示した工程と同様に、CMP法を用いて、層間絶縁膜1の上部表面上に位置する不透明なSOG膜15、タングステン膜5およびバリアメタル膜4を除去する。この結果、図12に示すように、コンタクトホール3の内部にはバリアメタル膜4bとタングステン膜5bとが配置される。また、大パターン用溝2の内部には、バリアメタル膜4aとタングステン膜5aと不透明なSOG膜15aとが配置される。
【0080】
その後、ドライエッチングを用いて大パターン用溝2の上部に位置する不透明なSOG膜15aを部分的に除去することにより、図10に示すような半導体装置を得ることができる。
【0081】
このようにすれば、不透明なSOG膜残存部15bが存在することにより、大パターン用溝2の底部に位置するサブトレンチ構造16が検出される事を防止することが可能な半導体装置を容易に得ることができる。また、不透明なSOG膜15aを大パターン用溝2に充填する充填膜として用いるので、本発明の実施の形態2と同様の効果を得ることができる。
【0082】
(実施の形態5)
図13〜15は、本発明による半導体装置の実施の形態5の製造方法を説明するための断面模式図である。図13〜15を参照して、本発明による半導体装置の実施の形態5の製造方法を説明する。
【0083】
まず、本発明の実施の形態1による半導体装置の製造方法の図1に示した工程と同様に、素子形成領域において、半導体基板(図示せず)の上に配線7を形成する。配線7上に層間絶縁膜1を形成する。層間絶縁膜1においては、コンタクトホール3が形成されている。また、チップ外領域においては、層間絶縁膜1においてアライメントマークなどよりもより大きな幅を有するパターン用凹部としての膜厚モニター用パターン溝であるパターン用溝19が形成されている。パターン溝19およびコンタクトホール3の内部から層間絶縁膜1の上部上にまで延在するようにバリアメタル膜4が形成されている。バリアメタル膜4上には、コンタクトホール3の内部を充填するようにタングステン膜5が形成されている。そして、パターン用溝19の内部を充填するとともに層間絶縁膜1の上部表面上にまで延在するようにレジスト膜6が形成される。このようにして、図13に示すような構造を得る。
【0084】
その後、図2に示した工程と同じように、CMP法を用いて層間絶縁膜1の上部表面上に位置するレジスト膜6、タングステン膜5およびバリアメタル膜4を除去する。この結果、コンタクトホール3の内部にはバリアメタル膜4bおよびタングステン膜5bが配置され、パターン用溝19の内部にはバリアメタル膜4a、タングステン膜5aおよびレジスト膜6aが配置される。
【0085】
その後、図3に示した工程と同様に有機溶剤などを用いてレジスト膜6aを除去する。この結果、図15に示すような構造を得る。
【0086】
このようにすれば、膜厚モニタ用パターンなどのようなチップ外領域パターン8と配線7およびコンタクトホール3の内部に形成されたバリアメタル膜4b、タングステン膜5bのような素子形成領域内構造9とを備える半導体装置にて、本発明の実施の形態1と同様に、タングステン膜5およびバリアメタル膜4の一部を除去するためのCMP法においてチップ外領域パターン8が損傷を受けることを防止できる。
【0087】
(実施の形態6)
図16は、本発明による半導体装置の実施の形態6の製造方法を説明するための断面模式図である。図16を参照して、本発明による半導体装置の実施の形態6の製造方法を説明する。
【0088】
図16に示した工程は、基本的には図13に示した工程と同様である。但し、チップ外領域において層間絶縁膜1に形成された溝は大パターン用溝2よりさらに大きな幅を有するアライメントマーク用の溝20である。
【0089】
また、タングステン膜5上においてアライメントマーク用溝20を充填するように形成されているのはSOG膜10である。このSOG膜10の形成方法は、基本的には本発明による半導体装置の実施の形態2の製造方法におけるSOG膜の製造方法と同様である。
【0090】
そして、図16に示した工程の後、図5〜7に示した工程と同様の工程を実施することにより、チップ外領域においてアライメントマークを備える半導体装置を容易に得ることができる。この結果、本発明による半導体装置の実施の形態2の製造方法と同様の効果を得ることができる。
【0091】
(実施の形態7)
図17は、本発明による半導体装置の実施の形態7を示す断面模式図である。図17を参照して、本発明による半導体装置の実施の形態7を説明する。
【0092】
図17を参照して、半導体装置は本発明による半導体装置の実施の形態1と同様の構造を備える。但し、図17に示した半導体装置では、層間絶縁膜1の上部表面11が、バリアメタル膜4a、4bおよびタングステン膜5a、5bの上部表面12より下に位置している。この結果、アライメントマークとしての大パターン用溝2においてはその上部においてバリアメタル膜4aとタングステン膜5aの一部からなる凸部17が形成されることになる。
【0093】
このようにすれば、大パターン用溝2を利用したアライメントマーク上に不透明な上層層間絶縁膜などを形成した場合、凸部17に起因して、上層層間絶縁膜の上部表面にもこの凸部17上に対応する凸部が形成される。このため、上層層間絶縁膜の上部表面における凸部によりアライメントマークを容易に検出できる。
【0094】
図18は、図17に示した半導体装置の製造方法を説明するための断面模式図である。図18を参照して、半導体装置の製造方法を説明する。
【0095】
まず、図1〜3に示した工程を実施した後、気相HFエッチングなどのエッチングガス21を用いたエッチングにより、層間絶縁膜1の上部表面の一部を除去する。この結果、図17に示すように、層間絶縁膜1の上部表面11の位置をバリアメタル膜4a、4b、タングステン膜5a、5bの上部表面12の位置よりも下にすることができる。このようにすれば、図17に示した半導体装置を容易に得ることができる。
【0096】
(実施の形態8)
図19は、本発明による半導体装置の実施の形態8を示す断面模式図である。図19を参照して、本発明による半導体装置の実施の形態8を説明する。
【0097】
図19を参照して、半導体装置は基本的には本発明による半導体装置の実施の形態1と同様の構造を備えるが、下層層間絶縁膜としての層間絶縁膜1の上部表面11上に、層間絶縁膜1とは異なる材料からなる上層層間絶縁膜18が形成されている。上層層間絶縁膜18の上部表面の位置と、タングステン膜5a、5bおよびバリアメタル膜4a4bの上部表面12の位置とはほぼ一致している。
【0098】
図20および21は、図19に示した半導体装置の製造方法を説明するための断面模式図である。図20および21を参照して、図19に示した半導体装置の製造方法を説明する。
【0099】
まず、半導体基板(図示せず)上の素子形成領域において、配線7を形成する。配線7上に層間絶縁膜1を形成する。層間絶縁膜1上に層間絶縁膜1とは異なる材料からなる上層層間絶縁膜18を形成する。上層層間絶縁膜18上にレジスト膜を形成する。このレジスト膜をマスクとして上層層間絶縁膜18および層間絶縁膜1を部分的に異方性エッチングにより除去することにより、コンタクトホール3を形成する。また、チップ外領域においては、上層層間絶縁膜18上にレジスト膜を形成し、このレジスト膜をマスクとして異方性エッチングにより上層層間絶縁膜18および層間絶縁膜1を部分的に異方性エッチングにより除去することにより、大パターン用溝2を形成する。大パターン用溝2、コンタクトホール3の内部から上層層間絶縁膜18の上部表面上にまで延在するようにバリアメタル膜4を形成する。バリアメタル膜4上において、コンタクトホール3の内部を充填するようにタングステン膜5を形成する。タングステン膜5上に大パターン用溝2の内部を充填するようにSOG膜10を形成する。このようにして、図20に示すような構造を得る。
【0100】
次に、CMP法を用いて、上層層間絶縁膜18の上部表面上に位置するSOG膜10、タングステン膜5およびバリアメタル膜4を除去する。この結果、図21に示すような構造を得る。その後、本発明の実施の形態2と同様に大パターン用溝2の内部に残存するSOG膜10aをエッチングなどにより除去する。このとき、SOG膜10aを除去するためのエッチングに対して、ほとんど浸蝕されないような材料(SOG膜10aとエッチングレートが異なる材料)を上層層間絶縁膜18の材料として用いれば、この上層層間絶縁膜18の上部表面の位置がこのエッチングにより後退することを防止できる。この結果、SOG膜10aを除去するためのエッチングに起因して、大パターン用溝2の上部においてタングステン膜5aおよびバリアメタル膜4aの一部が上層層間絶縁膜18の上部表面より突出した状態となることを防止できる。
【0101】
このようにして、図19に示したような半導体装置を容易に得ることができる。
【0102】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0103】
【発明の効果】
このように、本発明によれば、アライメントマークなどになるマーク用凹部の内部に充填膜を配置した状態でCMP法を行なうので、マーク用凹部の内部にスラリー残りなどが発生する事を防止できる。この結果、スラリー残りなどに起因する半導体装置の歩留りの低下を防止できる。
【図面の簡単な説明】
【図1】 本発明による半導体装置の実施の形態1の製造方法の第1工程を説明するための断面模式図である。
【図2】 本発明による半導体装置の実施の形態1の製造方法の第2工程を説明するための断面模式図である。
【図3】 本発明による半導体装置の実施の形態1の製造方法の第3工程を説明するための断面模式図である。
【図4】 本発明による半導体装置の実施の形態2の製造方法の第1工程を説明するための断面模式図である。
【図5】 本発明による半導体装置の実施の形態2の製造方法の第2工程を説明するための断面模式図である。
【図6】 本発明による半導体装置の実施の形態2の製造方法の第3工程を説明するための断面模式図である。
【図7】 本発明による半導体装置の実施の形態2の製造方法の第4工程を説明するための断面模式図である。
【図8】 本発明による半導体装置の実施の形態3の製造方法の第1工程を示す断面模式図である。
【図9】 本発明による半導体装置の実施の形態3の製造方法の第2工程を示す断面模式図である。
【図10】 本発明による半導体装置の実施の形態4を示す断面模式図である。
【図11】 図10に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図12】 図10に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図13】 本発明による半導体装置の実施の形態5の製造方法の第1工程を説明するための断面模式図である。
【図14】 本発明による半導体装置の実施の形態5の製造方法の第2工程を説明するための断面模式図である。
【図15】 本発明による半導体装置の実施の形態5の製造方法の第3工程を説明するための断面模式図である。
【図16】 本発明による半導体装置の実施の形態6の製造方法を説明するための断面模式図である。
【図17】 本発明による半導体装置の実施の形態7を示す断面模式図である。
【図18】 図17に示した半導体装置の製造方法を説明するための断面模式図である。
【図19】 本発明による半導体装置の実施の形態8を示す断面模式図である。
【図20】 図19に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図21】 図19に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図22】 従来の半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図23】 従来の半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図24】 図24は従来の半導体装置における問題点を説明するための断面模式図である。
【図25】 従来の半導体装置における他の問題点を説明するための断面模式図である。
【図26】 従来の半導体装置における他の問題点を説明するための断面模式図である。
【符号の説明】
1 層間絶縁膜、2 大パターン用溝、3 コンタクトホール、4,4a,4b バリアメタル膜、5,5a,5b タングステン膜、6,6a レジスト膜、7 配線、8 チップ外領域パターン、9 素子形成領域構造、10,10aSOG膜、11 層間絶縁膜の上部表面、12 バリアメタル膜およびタングステン膜の上部表面、13,13a PSG膜、14 空隙、15,15a 不透明なSOG膜、15b 不透明なSOG膜残存部、16 サブトレンチ構造、17 凸部、18 上層層間絶縁膜、19 パターン用溝、20 アライメントマーク用の溝。
Claims (14)
- 半導体基板に配置された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置の製造方法であって、
前記外部領域に、マーク用凹部を有する層間絶縁膜を形成する工程と、
前記マーク用凹部の内部から前記層間絶縁膜の上部表面上にまで延在するように被覆膜を形成する工程と、
前記被覆膜上に位置し、前記マーク用凹部の内部を少なくとも充填するように充填膜を形成する工程と、
前記充填膜が前記マーク用凹部の内部を少なくとも充填した状態で、化学機械研磨法により前記層間絶縁膜の上部表面上に位置する前記被覆膜を除去する工程とを備え、
前記被覆膜は、バリアメタルと前記バリアメタル上に形成された金属膜とにより構成される、半導体装置の製造方法。 - 前記充填膜を形成する工程は、前記マーク用凹部の内部に樹脂膜を形成することを含む、請求項1に記載の半導体装置の製造方法。
- 前記充填膜を形成する工程は、スピンオングラス膜を前記マーク用凹部の内部に充填することを含む、請求項1に記載の半導体装置の製造方法。
- 前記充填膜を形成する工程は、光学的に不透明な膜を前記マーク用凹部の内部に充填することを含み、
前記被覆膜を除去する工程の後、前記マーク用凹部の上部から前記光学的に不透明な膜を部分的に除去する工程を備える、請求項1に記載の半導体装置の製造方法。 - 前記光学的に不透明な膜は、スピンオングラス法を用いて形成され、不純物を混入することにより不透明となった膜である、請求項4に記載の半導体装置の製造方法。
- 前記充填膜を形成する工程は、前記マーク用凹部の内部にリンを含むシリコン酸化膜を形成することを含む、請求項1に記載の半導体装置の製造方法。
- 前記被覆膜を除去する工程の後、前記層間絶縁膜の上部表面層を除去することにより、前記マーク用凹部の内部に位置する被覆膜の一部を前記層間絶縁膜の上部表面より突出させる工程を備える、請求項1〜6のいずれか1項に記載の半導体装置の製造方法。
- 前記層間絶縁膜を形成する工程は、
前記外部領域に下層層間絶縁膜を形成する工程と、
前記下層層間絶縁膜上に上層層間絶縁膜を形成する工程と、
前記上層層間絶縁膜と前記下層層間絶縁膜との一部を除去することによりマーク用凹部を形成する工程とを含む、請求項1〜6のいずれか1項に記載の半導体装置の製造方法。 - 前記層間絶縁膜を形成する工程は、前記素子形成領域にまで延在するように前記層間絶縁膜を形成することを含み、
前記被覆膜を形成する工程に先立って、前記素子形成領域において、前記層間絶縁膜に前記マーク用凹部の幅より狭い幅を有する凹部を形成する工程を備え、
前記被覆膜を形成する工程は、前記被覆膜により前記凹部を充填することを含む、請求項1〜8のいずれか1項に記載の半導体装置の製造方法。 - 前記マーク用凹部は、アライメントマークとプロセス管理用パターンとからなる群から選択される少なくとも1つを形成するために用いられる、請求項1〜9のいずれか1項に記載の半導体装置の製造方法。
- 請求項1〜10のいずれか1項に記載の半導体装置の製造方法を用いて製造された半導体装置。
- 半導体基板に配置された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置であって、
前記外部領域に形成され、マーク用凹部を有する層間絶縁膜と、
前記マーク用凹部の底面および側壁上に形成され、バリアメタルと前記バリアメタル上に形成された金属膜とにより構成される被覆膜と、
前記マーク用凹部の底部に配置され、前記被覆膜上に設けられた光学的に不透明な膜とを備える、半導体装置。 - 半導体基板に形成された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置であって、
前記外部領域に位置し、側壁を有するマーク用凹部が形成され、上部表面を有する層間絶縁膜と、
前記マーク用凹部の側壁上に形成された被覆膜とを備え、
前記被覆膜の一部は、前記層間絶縁膜の上部表面から突出している、半導体装置。 - 半導体基板に形成された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置であって、
前記外部領域には側壁を有するマーク用凹部が形成され、
前記外部領域に形成された下層層間絶縁膜と、
前記下層層間絶縁膜上に形成された上層層間絶縁膜とを備え、
前記マーク用凹部の側壁は、前記下層層間絶縁膜と前記上層層間絶縁膜との表面を含み、さらに、
前記マーク用凹部の底面および側壁上に形成された被覆膜を備え、
前記被覆膜は、バリアメタルと前記バリアメタル上に形成された金属膜とにより構成される、半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000376802A JP4623819B2 (ja) | 2000-12-12 | 2000-12-12 | 半導体装置およびその製造方法 |
US09/892,772 US6599809B2 (en) | 2000-12-12 | 2001-06-28 | Method of manufacturing semiconductor device having a marking recess |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000376802A JP4623819B2 (ja) | 2000-12-12 | 2000-12-12 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002184661A JP2002184661A (ja) | 2002-06-28 |
JP4623819B2 true JP4623819B2 (ja) | 2011-02-02 |
Family
ID=18845614
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000376802A Expired - Fee Related JP4623819B2 (ja) | 2000-12-12 | 2000-12-12 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6599809B2 (ja) |
JP (1) | JP4623819B2 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6579738B2 (en) * | 2000-12-15 | 2003-06-17 | Micron Technology, Inc. | Method of alignment for buried structures formed by surface transformation of empty spaces in solid state materials |
US6979526B2 (en) * | 2002-06-03 | 2005-12-27 | Infineon Technologies Ag | Lithography alignment and overlay measurement marks formed by resist mask blocking for MRAMs |
US6858441B2 (en) * | 2002-09-04 | 2005-02-22 | Infineon Technologies Ag | MRAM MTJ stack to conductive line alignment method |
JP4085147B2 (ja) * | 2002-10-11 | 2008-05-14 | スパンション エルエルシー | 半導体装置の製造方法及び製造装置 |
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EP1642330A4 (en) * | 2003-06-24 | 2011-09-28 | Ibm | PLANAR MAGNETIC TUNNEL BARRIER SUBSTRATE WITH OUTSTANDED ALIGNMENT MARKINGS |
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US7442624B2 (en) * | 2004-08-02 | 2008-10-28 | Infineon Technologies Ag | Deep alignment marks on edge chips for subsequent alignment of opaque layers |
JP4768335B2 (ja) * | 2005-06-30 | 2011-09-07 | 株式会社東芝 | 有機膜の化学的機械的研磨方法、半導体装置の製造方法、およびプログラム |
JP2007194464A (ja) * | 2006-01-20 | 2007-08-02 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
JP4838026B2 (ja) * | 2006-03-27 | 2011-12-14 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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JP4847854B2 (ja) * | 2006-12-19 | 2011-12-28 | シャープ株式会社 | 半導体装置及びその製造方法 |
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JP5397253B2 (ja) * | 2010-02-11 | 2014-01-22 | 株式会社デンソー | 半導体基板の製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6265346A (ja) | 1985-09-17 | 1987-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JP3208784B2 (ja) | 1991-03-28 | 2001-09-17 | ソニー株式会社 | ポリッシュによる平坦化方法 |
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JP3196200B2 (ja) * | 1998-06-26 | 2001-08-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
2000
- 2000-12-12 JP JP2000376802A patent/JP4623819B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-28 US US09/892,772 patent/US6599809B2/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
US6599809B2 (en) | 2003-07-29 |
JP2002184661A (ja) | 2002-06-28 |
US20020072195A1 (en) | 2002-06-13 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071204 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100422 |
|
A131 | Notification of reasons for refusal |
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|
A711 | Notification of change in applicant |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131112 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
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|
R350 | Written notification of registration of transfer |
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LAPS | Cancellation because of no payment of annual fees |