JP4623819B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、より特定的には、アライメントマークなどのためのマーク用凹部を備える半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体装置では、半導体基板上において、電界効果トランジスタやキャパシタなどの素子が形成される素子形成領域以外の領域（外部領域）に、写真製版加工工程のためのアライメントマークやプロセス管理用パターンなどが形成されている。図２２および２３は、従来の半導体装置の製造方法を説明するための断面模式図であって、アライメントマークとなる溝が外部領域に形成された状態で、素子形成領域におけるコンタクトホールにタングステン膜を充填する工程を示している。図２２および２３を参照して、従来の半導体装置の製造方法を説明する。
【０００３】
まず、図２２に示すように、素子形成領域において、半導体基板（図示せず）上に配線１０７を形成し、その配線１０７上に層間絶縁膜１０１を形成する。この層間絶縁膜１０１には、配線１０７に到達するコンタクトホール１０３を形成する。また、素子形成領域以外の領域である外部領域では、層間絶縁膜１０１にアライメントマークとなるマーク用凹部１０２が形成されている。このマーク用凹部１０２の幅Ｗ２は１〜７μｍ程度であり、コンタクトホール１０３の幅Ｗ１より充分大きく設定されている。そして、コンタクトホール１０３の内部から層間絶縁膜１０１の上部表面上にまで延在するように、バリアメタル膜１０４を形成する。このバリアメタル膜１０４としては、窒化チタン膜（ＴｉＮ膜）とチタニウム膜（Ｔｉ膜）との積層膜を用いることができる。このバリアメタル膜１０４は、外部領域におけるマーク用凹部１０２の内部にも同時に形成される。
【０００４】
そして、バリアメタル膜１０４上に、コンタクトホール１０３の内部を充填するように膜厚Ｗ３のタングステン膜１０５を形成する。このとき、マーク用凹部１０２の幅Ｗ２はコンタクトホール１０３の幅Ｗ１よりはるかに大きいため、マーク用凹部１０２ではタングステン膜１０５を形成した後においてもマーク用凹部１０２の形状を反映した開口部が存在する（すなわち、タングステン膜１０５によりマーク用凹部１０２は充填されることはない）。アライメントマークとなるマーク用凹部１０２は、タングステン膜１０５によりその内部が充填されると、アライメントマークとして利用できなくなるため、タングステン膜１０５の膜厚はマーク用凹部１０２を充填しない程度の厚さに設定されている。
【０００５】
次に、ＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ法）により、層間絶縁膜１０１の上部表面上に位置するタングステン膜１０５およびバリアメタル膜１０４の部分を除去することにより、図２３に示すような構造を得る。図２３を参照して、外部領域においてはチップ外領域パターン１０８としてマーク用凹部１０２、バリアメタル膜１０４ａおよびタングステン膜１０５ａからなるアライメントマークが形成され、素子形成領域においては素子形成領域内構造１０９として配線１０７、コンタクトホール１０３の内部に充填されたバリアメタル膜１０４ｂおよびタングステン膜１０５ｂが形成されている。
【０００６】
その後、層間絶縁膜１０１上に位置する配線などの構造を形成するための成膜工程や、マーク用凹部１０２をアライメントマークとして利用した写真製版加工工程などを実施することにより、所定の半導体装置を得ることができる。
【０００７】
【発明が解決しようとする課題】
しかし、上述した従来の半導体装置の製造方法においては、以下に述べるような問題があった。
【０００８】
すなわち、層間絶縁膜１０１の上部表面上に位置するタングステン膜１０５およびバリアメタル膜１０４を除去するためのＣＭＰ法を行なうと、マーク用凹部１０２の内部にＣＭＰ法において用いるスラリーが侵入する。このようなマーク用凹部１０２の内部に侵入したスラリーは、ＣＭＰ法を行なった後の洗浄工程によって全て除去できない場合があった。その結果、図２４に示すように、マーク用凹部１０２の内部にスラリーの残渣（スラリー残り１２０）が発生していた。このようなスラリー残り１２０は、後工程において形成される配線などの構造不良の原因となり、半導体装置の不良の原因となっていた。ここで、図２４は従来の半導体装置における問題点を説明するための断面模式図である。
【０００９】
また、従来の半導体装置においては、図２４に示すように、マーク用凹部１０２の底部の端部領域において、エッチングが過剰に進んで窪みが形成された、いわゆるサブトレンチ構造１１６が形成される場合があった。このようなサブトレンチ構造１１６が発生していると、上層に形成される構造の製造工程において、このマーク用凹部１０２を用いたアライメントマークを用いてマスクなどの位置合わせを行なう場合、アライメントマークの位置を誤検出する場合があった。この結果、形成される上層の構造が所定の位置からずれる（構造不良が発生する）ことになる。このような構造不良は、半導体装置の動作不良などの原因となり、半導体装置の歩留りを低下させる原因となっていた。
【００１０】
また、図２５および２６に示すように、外部領域においてチップ外領域パターンとしてより大きな幅を有するマーク用凹部１１９が形成されている場合を考える。図２５および２６は、従来の半導体装置における他の問題点を説明するための断面模式図である。図２５および２６を参照して、半導体装置は基本的に図２３に示した半導体装置と同様の構造を備えるが、マーク用凹部１１９の幅が図２３に示したマーク用凹部１０２の幅より大きい。図２５および２６に示した半導体装置では、マーク用凹部１１９はアライメントマークよりさらに大きな幅を有するような検査用パターン、たとえば膜厚モニター用パターンとして利用される。
【００１１】
図２５を参照して、層間絶縁膜１０１にマーク用凹部１１９およびコンタクトホール１０３を形成した後、図２２に示した工程と同様にバリアメタル膜１０４（図２２参照）およびタングステン膜１０５（図２２参照）を形成する。そして、層間絶縁膜１０１の上部表面上に位置するバリアメタル膜１０４とタングステン膜１０５とを除去するため、ＣＭＰ法を実施する。すると、マーク用凹部１１９の幅が大きいため、ＣＭＰ法で用いる研磨パッドがマーク用凹部１１９の底壁上に位置するタングステン膜１０５およびバリアメタル膜１０４に接触し、図２５に示すようにマーク用凹部１１９の底部においてタングステン膜１０５ａ、バリアメタル膜１０４ａおよび層間絶縁膜１０１の一部が除去された削れ部１２１が形成される。
【００１２】
また、図２６に示すように、ＣＭＰ法によりマーク用凹部１１９の上部においてタングステン膜１０５ａおよびバリアメタル膜１０４ａが部分的に削られることにより、上部削れ部１２２が形成される場合もある。
【００１３】
このように、マーク用凹部１１９の内部においてタングステン膜１０５ａやバリアメタル膜１０４ａが過剰に削られてしまうと、このマーク用凹部１１９を膜厚モニター用パターンとして利用できなくなる。この結果、膜厚の管理精度が低下することになり、やはり製品歩留りの低下の一因となっていた。
【００１４】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、歩留りの低下を防止する事が可能な半導体装置およびその製造方法を提供する事である。
【００１５】
【課題を解決するための手段】
この発明の１の局面における半導体装置の製造法は、半導体基板に配置された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置の製造方法であって、外部領域に、マーク用凹部を有する層間絶縁膜を形成する工程と、マーク用凹部の内部から層間絶縁膜の上部表面上にまで延在するように被覆膜を形成する工程と、被覆膜上に位置し、マーク用凹部の内部を少なくとも充填するように充填膜を形成する工程と、充填膜がマーク用凹部の内部を少なくとも充填した状態で、化学機械研磨法により層間絶縁膜の上部表面上に位置する被覆膜を除去する工程とを備える。被覆膜は、バリアメタルと当該バリアメタル上に形成された金属膜とにより構成される（請求項１）。
【００１６】
このようにすれば、層間絶縁膜の上部表面上に位置する被覆膜を除去するための化学機械研磨法（ＣＭＰ法）を実施する際に、マーク用凹部の内部を充填するように充填膜が形成されているので、ＣＭＰ法を行なった後において、ＣＭＰ法において用いられるスラリーなどがマーク用凹部の内部に残存すること（スラリー残りが発生すること）を防止できる。この結果、スラリー残りに起因する半導体装置の不良の発生を防止できる。したがって、半導体装置の製造歩留りの低下を防止できる。
【００１７】
また、ＣＭＰ法を実施する際に、マーク用凹部の内部を充填するように充填膜が形成されているので、ＣＭＰ法によりマーク用凹部の内部に位置する被覆膜やマーク用凹部の側壁が損傷を受けることを防止できる。
【００１８】
上記１の局面における半導体装置の製造方法では、充填膜を形成する工程がマーク用凹部の内部に樹脂膜を形成することを含んでもよい（請求項２）。
【００１９】
この場合、ＣＭＰ法を実施した後に、有機溶剤などを用いて充填膜としての樹脂膜を容易に除去できる。
【００２０】
上記１の局面における半導体装置の製造方法では、有機系樹脂膜としてレジスト膜を用いることが好ましい。
【００２１】
この場合、従来用いられているスピンコーターなどのレジスト塗布設備などを充填膜の塗布用にそのまま流用できるので、本発明を実施するための設備コストの増大を抑制できる。
【００２２】
上記１の局面における半導体装置の製造方法では、充填膜を形成する工程がスピンオングラス膜をマーク用凹部の内部に充填することを含んでいてもよい（請求項３）。
【００２３】
この場合、液状のスピンオングラス（ＳＯＧ）を基板表面に塗布することによりマーク用凹部の内部にＳＯＧを充填し、その後熱処理を行なう事により、マーク用凹部の内部を充填するようにスピンオングラス膜を確実に形成できる。したがって、マーク用凹部の内部にスラリー残りなどが発生することを確実の防止できる。
【００２４】
上記１の局面における半導体装置の製造方法では、充填膜を形成する工程が、光学的に不透明な膜をマーク用凹部の内部に充填することを含んでいてもよく、さらに、上記１の局面における半導体装置の製造方法は、被覆膜を除去する工程の後、マーク用凹部の上部から光学的に不透明な膜を部分的に除去する工程を備えていてもよい（請求項４）。
【００２５】
ここで、光学的に不透明な膜とは、マーク用凹部の検出に用いる光学系（たとえば、マーク用凹部からなるアライメントマークの検出に用いる特定の波長領域の光）に対して不透明な膜を意味し、可視光に対して上記膜は透明であってもよい。この場合、不透明な充填膜の一部がマーク用凹部の底部に残存することになる。このようにすれば、マーク用凹部の底部にサブトレンチ構造などの構造不良部が形成されていても、不透明な充填膜が存在するので、後で構造不良部が検出されることを防止できる。したがって、マーク用凹部を用いてアライメントマークを形成する場合、マーク用凹部の底部に構造不良部が発生していても、このような構造不良部に起因するアライメントマークの位置の誤検出を防止できる。
【００２６】
上記１の局面における半導体装置の製造方法では、光学的に不透明な膜が、スピンオングラス法を用いて形成され、不純物を混入することにより不透明となった膜であることが好ましい（請求項５）。
【００２７】
この場合、光学的に不透明な膜からなり、マーク用凹部の内部を充填する充填膜を容易に形成することができる。
【００２８】
上記１の局面における半導体装置の製造方法では、充填膜を形成する工程がマーク用凹部の内部にリンを含むシリコン酸化膜を形成することを含んでいてもよい（請求項６）。
【００２９】
この場合、従来シリコン酸化膜を形成するために用いられていた設備を、充填膜を形成する工程に流用することができる。この結果、本発明による半導体装置の製造方法を実施するため、新たに設備を準備する必要が無い。そのため、半導体装置の製造コストが上昇する事を防止できる。
【００３０】
また、リンを含むシリコン酸化膜は、たとえば気相ＨＦ反応を利用してシリコン酸化膜などからなる層間絶縁膜に対して選択的に除去する事ができる。したがって、ＣＭＰ法を実施した後、リンを含むシリコン酸化膜からなる充填膜だけを容易に除去できる。
【００３１】
上記１の局面における半導体装置の製造方法は、被覆膜を除去する工程の後、層間絶縁膜の上部表面層を除去することにより、マーク用凹部の内部に位置する被覆膜の一部を層間絶縁膜の上部表面より突出させる工程を備えていてもよい（請求項７）。
【００３２】
この場合、マーク用凹部の上部において、被覆膜の一部が層間絶縁膜の上部表面より突出した半導体装置を容易にえることができる。
【００３３】
また、ここでマーク用凹部を利用してアライメントマークを形成する場合を考える。この場合、マーク用凹部上に不透明な上層層間絶縁膜などが形成されても、被覆膜の一部が層間絶縁膜の上部表面より突出する事に起因して、上層相関絶縁膜の上部表面にもこの突出した部分上に凸部が形成される。このため、この凸部によりアライメントマークを容易に検出できる。したがって、アライメントマークの誤検出をより確実に防止できる。
【００３４】
上記１の局面における半導体装置の製造方法では、層間絶縁膜を形成する工程が、外部領域に下層層間絶縁膜を形成する工程と、下層層間絶縁膜上に上層層間絶縁膜を形成する工程と、上層層間絶縁膜と下層層間絶縁膜との一部を除去することによりマーク用凹部を形成する工程とを含むことが好ましい（請求項８）。
【００３５】
この場合、上層層間絶縁膜として、充填膜とはエッチングレートが異なる材料（充填膜をマーク用凹部の内部から除去するためのエッチングにおいて、特に損傷を受けにくいような材料）を用いれば、ＣＭＰ法を実施した後、マーク用凹部の内部から充填膜を除去する工程を実施する際、上層層間絶縁膜がこの充填膜を除去する工程により損傷を受けることを確実に防止できる。この結果、層間絶縁膜が充填膜を除去する工程により部分的に除去されることに起因して、マーク用凹部の側壁上に位置する被覆膜が層間絶縁膜の上部表面上に突出した状態となることを防止できる。
【００３６】
上記１の局面における半導体装置の製造方法では、層間絶縁膜を形成する工程が素子形成領域にまで延在するように層間絶縁膜を形成することを含んでいてもよい。上記１の局面における半導体装置の製造方法は、被覆膜を形成する工程に先立って、素子形成領域において層間絶縁膜にマーク用凹部の幅より狭い幅を有する凹部を形成する工程を備えていてもよい。また、被覆膜を形成する工程は被覆膜により凹部を充填することを含んでいてもよい（請求項９）。
【００３７】
この場合、素子形成領域にコンタクトホールなどの凹部を形成し、この凹部を充填する被覆膜を形成する工程を備える半導体装置の製造方法において、被覆膜の一部を除去するためのＣＭＰ法を実施した後、外部領域に形成されたマーク用凹部の内部にスラリー残りが発生する事を確実に防止できる。
【００３８】
上記１の局面における半導体装置の製造方法では、マーク用凹部がアライメントマークとプロセス管理用パターンとからなる群から選択される少なくとも１つを形成するために用いられることが好ましい（請求項１０）。
【００３９】
ここで、アライメントマークやプロセス管理用パターンは、素子形成領域において形成されるコンタクトホールの幅より大きな幅を有する。そして、アライメントマークなどが形成された層間絶縁膜において、素子形成領域にコンタクトホールなどが形成され、このコンタクトホールを被覆膜としての導電体膜で充填する場合を考える。この場合、マーク用凹部に内部にも被覆膜は形成される。しかし、被覆膜はコンタクトホールを充填するのに十分な膜厚であればよい一方、アライメントマークなどのためのマーク用凹部はコンタクトホールより大きな幅を有するので、マーク用凹部は被覆膜によって充填されない。そのため、マーク用凹部の上に位置する領域では、被覆膜の上部表面にはマーク用凹部の形状に対応した窪みが形成されていた。したがって、層間絶縁膜の上部表面上に位置する被覆膜を除去するためにＣＭＰ法を実施すると、従来はマーク用凹部の内部（窪みの内部）にスラリー残りなどが発生していた。しかし、本発明を適用すれば、アライメントマークなどのためのマーク用凹部には充填膜が形成されているので、このようなスラリー残りを確実に防止できる。したがって、素子形成領域に形成されるコンタクトホールなどの素子構造より大きな幅を有するアライメントマークなどのためのマーク用凹部を備える半導体装置の製造方法に本発明を適用すれば、特に顕著な効果を得ることができる。
【００４０】
この発明の他の局面における半導体装置は、上記１の局面における半導体装置の製造方法を用いて製造される（請求項１１）。
【００４１】
この場合、マーク用凹部におけるスラリー残りなどに起因する半導体装置の歩留りの低下を防止できる。
【００４２】
この発明の別の局面における半導体装置は、半導体基板に配置された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置であって、外部領域に形成され、マーク用凹部を有する層間絶縁膜と、マーク用凹部の底面および側壁上に形成され、バリアメタルと当該バリアメタル上に形成された金属膜とにより構成される被覆膜と、マーク用凹部の底部に配置され、当該被覆膜上に設けられた光学的に不透明な膜とを備える（請求項１２）。
【００４３】
このようにすれば、マーク用凹部を用いたアライメントマークを検出する際、マーク用凹部の底部にサブトレンチ構造などの構造不良部が形成されていても、マーク用凹部の底部には不透明な膜が存在するので、この構造不良部が検出されることを防止できる。したがって、このような構造不良部に起因するアライメントマークの位置の誤検出を防止できる。
【００４４】
この発明のもう一つの局面における半導体装置は、半導体基板に形成された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置であって、外部領域に位置し、側壁を有するマーク用凹部が形成され、上部表面を有する層間絶縁膜と、マーク用凹部の側壁上に形成された被覆膜とを備える。被覆膜の一部は、層間絶縁膜の上部表面から突出している（請求項１３）。
【００４５】
ここで、半導体装置においてマーク用凹部を利用したアライメントマークが形成される場合を考える。この場合、マーク用凹部を利用したアライメントマーク上に不透明な上層層間絶縁膜などが形成されても、被覆膜の一部が層間絶縁膜の上部表面より突出する事に起因して、上層層間絶縁膜の上部表面にもこの突出した部分上に凸部が形成される。このため、この凸部によりアライメントマークを容易に検出できる。したがって、アライメントマークの誤検出をより確実に防止できる。この結果、アライメントマークの誤検出に起因する半導体装置の構造不良を防止できるので、このような構造不良による歩留りの低下を防止できる。
【００４６】
この発明のその他の局面における半導体装置は、半導体基板に形成された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置であって、外部領域には側壁を有するマーク用凹部が形成されている。外部領域に形成された下層層間絶縁膜と、下層層間絶縁膜上に形成された上層層間絶縁膜とを備える。マーク用凹部の側壁は、下層層間絶縁膜と上層層間絶縁膜との表面を含む。さらに、上記その他の局面における半導体装置は、マーク用凹部の側壁上に形成された被覆膜を備える。被覆膜は、バリアメタルと当該バリアメタル上に形成された金属膜とにより構成される（請求項１４）。
【００４７】
この場合、上層層間絶縁膜として、充填膜とはエッチングレートが異なる材料（充填膜をマーク用凹部の内部から除去するためのエッチング工程において、特に損傷を受けにくいような材料）を用いることが特に好ましい。このようにすれば、本発明による半導体装置の製造方法において、マーク用凹部の内部に充填膜が形成された状態でＣＭＰ法を実施した後、マーク用凹部の内部から充填膜を除去する工程を実施する際、上層層間絶縁膜がこの充填膜を除去する工程により損傷を受けることを確実に防止できる。この結果、上層層間絶縁膜が充填膜を除去する工程により部分的に除去されることに起因して、マーク用凹部の側壁上に位置する被覆膜が上層層間絶縁膜の上部表面上に突出した状態となることを防止できる。
【００４８】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００４９】
（実施の形態１）
図１〜３は、本発明による半導体装置の実施の形態１の製造方法を説明するための断面模式図である。図１〜３を参照して、本発明による半導体装置の実施の形態１の製造方法を説明する。
【００５０】
まず、半導体基板（図示せず）上において、素子形成領域に配線７（図１）を形成する。配線７上において層間絶縁膜（図１参照）を形成する。層間絶縁膜１の上部表面上にホールパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、異方性エッチングにより層間絶縁膜１を部分的に除去する。このようにして凹部としてのコンタクトホール３（図１参照）を形成する。コンタクトホール３の底部においては配線７の上部表面が露出している。
【００５１】
また、半導体基板上の外部領域としてのチップ外領域においては、層間絶縁膜１の上部表面上にホールパターンを有するレジスト膜が形成され、このレジスト膜をマスクとして用いて層間絶縁膜１を部分的に除去することによりマーク用凹部としての大パターン用溝２が形成される。その後レジスト膜を除去する。なお、コンタクトホール３と大パターン用溝２とを形成するためのエッチングは同時に行なってもよい。この大パターン用溝は、写真製版加工を行なう際のアライメントマークや膜厚測定用などのプロセス管理用パターンとなり、コンタクトホール３より大きな幅を有する。
【００５２】
次に大パターン用溝２およびコンタクトホール３の内部から層間絶縁膜１の上部表面上にまで延在するようにバリアメタル膜４が形成される。バリアメタル膜４としては、窒化チタン（ＴｉＮ）とチタン（Ｔｉ）との積層膜を用いることができる。また、コンタクトホール３の内部を充填するとともに、層間絶縁膜１の上部表面上から大パターン用溝２の内部にまで延在するように、バリアメタル膜４上にタングステン膜５（図１参照）が形成される。アライメントマークなどのための大パターン用溝２はコンタクトホール３より大きな幅を有するので、大パターン用溝２はタングステン膜５によって充填されない。そして、タングステン膜５上に、大パターン用溝２の内部を充填するとともに層間絶縁膜１の上部表面上にまで延在するようにレジスト膜６（図１参照）を形成する。このようにして、図１に示すような構造を得る。
【００５３】
次に、図２に示すように、化学機械研磨法（ＣＭＰ法）により、層間絶縁膜１の上部表面上に位置するレジスト膜６とタングステン膜５とバリアメタル膜４とを除去することにより、層間絶縁膜１の上部表面を平坦化する。この結果、大パターン用溝２の内部にはバリアメタル膜４ａ、タングステン膜５ａおよびレジスト膜６ａが形成された状態となる。また、素子形成領域では、コンタクトホール３の内部にバリアメタル膜４ｂと、コンタクトホール３を充填するタングステン膜５ｂとが形成された状態となる。
【００５４】
このようにすれば、素子形成領域に凹部としてのコンタクトホール３を形成し、このコンタクトホール３を充填するタングステン膜５を形成する工程を備える半導体装置の製造方法において、層間絶縁膜１の上部表面上に位置する被覆膜としてのタングステン膜５を除去するためのＣＭＰ法を実施する際に、マーク用凹部としての大パターン用溝２の内部を充填するように充填膜としてのレジスト膜６が形成されることになる。したがって、ＣＭＰ法を行なった後において、ＣＭＰ法で用いられるスラリーなどが大パターン用溝２の内部に残存することを防止できる。この結果、スラリー残りに起因する半導体装置の不良の発生を防止できるので、半導体装置の製造歩留りの低下を防止できる。
【００５５】
また、ＣＭＰ法を実施する際に、大パターン用溝２の内部を充填するようにレジスト膜６が形成されているので、ＣＭＰ法により大パターン用溝２の内部に位置するタングステン膜５、バリアメタル膜４や大パターン用溝２の壁面が損傷を受けることを防止できる。
【００５６】
この後、図３に示すように、大パターン用溝２の内部に残存するレジスト膜６ａをシンナーなどの有機溶媒を用いて除去する。このようにして、図３に示すような構造を得る。
【００５７】
この結果、素子形成領域においては配線７とコンタクトホール３の内部に形成されたバリアメタル膜４ｂ、タングステン膜５ｂとからなる素子形成領域内構造９が形成されるとともに、チップ外領域においては、大パターン用溝２の内部にバリアメタル膜４ａ、タングステン膜５ａが形成されたアライメントマークやプロセス管理用マークなどの大規模パターンであるチップ外領域パターン８が形成される。
【００５８】
なお、図１〜３に示した工程においては、大パターン用溝２を充填する材料としてレジスト膜６を用いたが、このレジスト膜６に代えて有機系樹脂を用いてもよい。このような有機系樹脂としては、大パターン用溝２を埋込むことが可能であり、かつ半導体ウェハ上に塗布した後回転させることでその上部表面を平坦化することができることが可能な粘度を有するような材料を用いることができる。
【００５９】
この場合、ＣＭＰ法を実施した後に、有機溶剤を用いて充填膜としての有機系樹脂を大パターン用溝２の内部から容易に除去できる。
【００６０】
（実施の形態２）
図４〜７は、本発明による半導体装置の実施の形態２の製造方法を説明するための断面模式図である。図４〜７を参照して、本発明による半導体装置の実施の形態２の製造方法を説明する。
【００６１】
まず、本発明による半導体装置の実施の形態１の製造方法と同様に、半導体基板上に配線７、コンタクトホール３、大パターン用溝２、バリアメタル膜４、タングステン膜５（図４参照）を形成する。その後、大パターン用溝２の内部を充填するとともに層間絶縁膜１の上部表面にまで延在するように、スピンオングラス（ＳＯＧ）を塗布する。その後，１００℃〜５００℃の温度範囲の温度条件を用いた熱処理を行なうことによりＳＯＧ中の余剰な有機溶媒を昇温脱離させ、ＳＯＧ膜１０（図４参照）を形成する。
【００６２】
次に、図２に示した工程と同様に、ＣＭＰ法を用いて層間絶縁膜１の上部表面上に位置するＳＯＧ膜１０とタングステン膜５とバリアメタル膜４とを除去する。このようにして、図５に示すような構造を得る。
【００６３】
このようにすれば、ＳＯＧを塗布することにより、大パターン用溝２の内部をＳＯＧで充填することができるので、大パターン用溝２の内部を充填するように確実にＳＯＧ膜１０を形成できる。この結果、大パターン用溝２の内部におけるスラリー残りの発生を確実に防止できる。
【００６４】
ここで、図５を参照して、コンタクトホール３の内部にはバリアメタル膜４ｂと、コンタクトホール３の内部を充填するタングステン膜５ｂが配置されている。また、大パターン用溝２の内部には、バリアメタル膜４ａとタングステン膜５ａと、タングステン膜５ａ上に配置され、大パターン用溝２の内部を充填するＳＯＧ膜１０ａとが配置されている。
【００６５】
次に、図６に示すように、薬液を用いたウエットエッチングなどによりタングステン膜５ａ、５ｂおよびバリアメタル膜４ａ、４ｂを部分的に除去する。このようにして、タングステン膜５ａ、５ｂおよびバリアメタル膜４ａ、４ｂの上部表面１２の高さは、層間絶縁膜１の上部表面１１の高さよりも低くなる。
【００６６】
次に、図７に示すように、大パターン用溝２の内部に充填されたＳＯＧ膜１０ａをウエットエッチングなどを用いて除去する。このとき、層間絶縁膜１の上部表面も同時に部分的に除去される。そして、図６に示したバリアメタル膜４ａ、４ｂおよびタングステン膜５ａ、５ｂの上部表面１２の後退量を調整することにより（ＳＯＧ膜１０ａを除去するためのウェットエッチングにより層間絶縁膜１が部分的に除去される除去厚み分と、あらかじめバリアメタル膜４ａ、４ｂおよびタングステン膜５ａ、５ｂの上部表面１２の後退量とが等しくなるように、図６に示した工程における上部表面１２の後退量を調整することにより）、図７に示すように、ＳＯＧ膜１０ａを除去する工程において層間絶縁膜１の上部表面が部分的に除去された後、この層間絶縁膜１の上部表面１１とバリアメタル膜４ａ、４ｂおよびタングステン膜５ａ、５ｂの上部表面１２との位置がほぼ一致するようにすることができる。
【００６７】
なお、上記のようにＳＯＧ膜１０ａを除去する工程の前に予めタングステン膜５ａ、５ｂおよびバリアメタル膜４ａ、４ｂを、層間絶縁膜１の後退量を見込んで部分的に除去するという工程に代えて、ＳＯＧ膜１０ａを除去するウエットエッチングの条件を調整することにより、層間絶縁膜１とバリアメタル膜４ａ、４ｂおよびタングステン膜５ａ、５ｂとが同じように部分的に除去されるようにしてもよい。この場合にも、層間絶縁膜１のエッチングレートと、バリアメタル膜４ａ、４ｂおよびタングステン膜５ａ、５ｂのエッチングレートとをほぼ等しくすることにより、図７に示したような構造を得ることができる。
【００６８】
（実施の形態３）
図８および９は、本発明による半導体装置の実施の形態３の製造方法を示す断面模式図である。図８および９を参照して、本発明による半導体装置の実施の形態３の製造方法を説明する。
【００６９】
まず、本発明の実施の形態１による半導体装置の製造方法の図１に示した工程と同様に、配線７、層間絶縁膜１、コンタクトホール３、大パターン用溝２、バリアメタル膜４およびタングステン膜５（図８参照）を形成する。そして、大パターン用溝２の内部を充填するとともに、層間絶縁膜１の上部表面にまで延在するようにリンを含むシリコン酸化膜１３（以下、ＰＳＧ膜と呼ぶ）を形成する。このとき、ＰＳＧ膜１３により、大パターン用溝２の内部において空隙１４が形成される場合がある。しかし、このような空隙１４が存在しても、この空隙１４の位置が層間絶縁膜１の上部表面１１よりも下であれば本発明による半導体装置の実施の形態１の製造方法と同様の効果を得ることができる。
【００７０】
次に、図９に示すように、ＣＭＰ法を用いて層間絶縁膜１の上部表面上に位置するＰＳＧ膜１３、バリアメタル膜４およびタングステン膜５を除去する。この結果、コンタクトホール３の内部にはバリアメタル膜４ｂおよびタングステン膜５ｂが配置される。また、大パターン用溝２の内部にはバリアメタル膜４ａ、タングステン膜５ａおよびＰＳＧ膜１３ａが配置される。
【００７１】
この後、図３に示した工程と同様に、大パターン用溝２の内部に位置するＰＳＧ膜１３ａを除去することにより、図３に示した半導体装置と同様の構造を備える半導体装置を得ることができる。なお、ＰＳＧ膜１３ａを除去する手法としては、気相ＨＦ反応を用いることができる。
【００７２】
このようにすれば、従来シリコン酸化膜を形成するために用いられていた設備を、充填膜としてのＰＳＧ膜を形成する工程に流用することができる。この結果、本発明による半導体装置の製造方法を実施するため、新たに設備を準備する必要が無い。そのため、半導体装置の製造コストが上昇する事を防止できる。
【００７３】
（実施の形態４）
図１０は、本発明による半導体装置の実施の形態４を示す断面模式図である。
図１０を参照して、本発明による半導体装置の実施の形態４を説明する。
【００７４】
図１０を参照して、半導体装置は基本的には図３に示した本発明による半導体装置の実施の形態１と同様の構造を備える。すなわち、素子形成領域においては、半導体基板（図示せず）上に配線７が形成され、この配線７上には層間絶縁膜１が形成されている。この層間絶縁膜１においては、配線７上に位置する領域にコンタクトホール３が形成されている。コンタクトホール３の内部にはバリアメタル膜４ｂが形成されている。バリアメタル膜４ｂ上には、コンタクトホール３の内部を充填するようにタングステン膜５ｂが形成されている。
【００７５】
チップ外領域においては、半導体基板上において層間絶縁膜１にアライメントマークや膜厚測定用のプロセス管理用パターンなどとなる大パターン用溝２が形成されている。大パターン用溝２の内部にはバリアメタル膜４ａが形成されている。バリアメタル膜４ａ上にはタングステン膜５ａが形成されている。そして、大パターン用溝２の底部には、不透明なＳＯＧ膜残存部１５ｂが配置されている。
【００７６】
このようにすれば、大パターン用溝２を用いたアライメントマークを検出する際、大パターン用溝２の底部にサブトレンチ構造１６などの構造不良部が形成されていても、大パターン用溝２の底部には不透明なＳＯＧ膜残存部１５ｂが存在するので、この構造不良部としてのサブトレンチ構造１６が検出されることを防止できる。したがって、このようなサブトレンチ構造１６に起因するアライメントマークの位置の誤検出を防止できる。
【００７７】
図１１および１２は、図１０に示した半導体装置の製造方法を説明するための断面模式図である。図１１および１２を参照して、図１０に示した半導体装置の製造方法を説明する。
【００７８】
まず、本発明による半導体装置の実施の形態１の製造方法と同様に、半導体基板（図示せず）上に配線７、層間絶縁膜１、コンタクトホール３、大パターン用溝２、バリアメタル膜４およびタングステン膜５（図１１参照）を形成する。その後、大パターン用溝２の内部を充填するとともに層間絶縁膜１の上部表面上にまで延在するように、不透明なＳＯＧ膜１５（図１１参照）を形成する。このようにして、図１１に示すような構造を得る。なお、不透明なＳＯＧ膜１５としては、チタンなどの金属粉のような光学的に不透明となる不純物を含有するＳＯＧをタングステン膜５上に塗布した後、余剰な有機溶媒を昇温脱離するための焼成工程を実施することにより得られるＳＯＧ膜を用いることができる。
【００７９】
次に、図２に示した工程と同様に、ＣＭＰ法を用いて、層間絶縁膜１の上部表面上に位置する不透明なＳＯＧ膜１５、タングステン膜５およびバリアメタル膜４を除去する。この結果、図１２に示すように、コンタクトホール３の内部にはバリアメタル膜４ｂとタングステン膜５ｂとが配置される。また、大パターン用溝２の内部には、バリアメタル膜４ａとタングステン膜５ａと不透明なＳＯＧ膜１５ａとが配置される。
【００８０】
その後、ドライエッチングを用いて大パターン用溝２の上部に位置する不透明なＳＯＧ膜１５ａを部分的に除去することにより、図１０に示すような半導体装置を得ることができる。
【００８１】
このようにすれば、不透明なＳＯＧ膜残存部１５ｂが存在することにより、大パターン用溝２の底部に位置するサブトレンチ構造１６が検出される事を防止することが可能な半導体装置を容易に得ることができる。また、不透明なＳＯＧ膜１５ａを大パターン用溝２に充填する充填膜として用いるので、本発明の実施の形態２と同様の効果を得ることができる。
【００８２】
（実施の形態５）
図１３〜１５は、本発明による半導体装置の実施の形態５の製造方法を説明するための断面模式図である。図１３〜１５を参照して、本発明による半導体装置の実施の形態５の製造方法を説明する。
【００８３】
まず、本発明の実施の形態１による半導体装置の製造方法の図１に示した工程と同様に、素子形成領域において、半導体基板（図示せず）の上に配線７を形成する。配線７上に層間絶縁膜１を形成する。層間絶縁膜１においては、コンタクトホール３が形成されている。また、チップ外領域においては、層間絶縁膜１においてアライメントマークなどよりもより大きな幅を有するパターン用凹部としての膜厚モニター用パターン溝であるパターン用溝１９が形成されている。パターン溝１９およびコンタクトホール３の内部から層間絶縁膜１の上部上にまで延在するようにバリアメタル膜４が形成されている。バリアメタル膜４上には、コンタクトホール３の内部を充填するようにタングステン膜５が形成されている。そして、パターン用溝１９の内部を充填するとともに層間絶縁膜１の上部表面上にまで延在するようにレジスト膜６が形成される。このようにして、図１３に示すような構造を得る。
【００８４】
その後、図２に示した工程と同じように、ＣＭＰ法を用いて層間絶縁膜１の上部表面上に位置するレジスト膜６、タングステン膜５およびバリアメタル膜４を除去する。この結果、コンタクトホール３の内部にはバリアメタル膜４ｂおよびタングステン膜５ｂが配置され、パターン用溝１９の内部にはバリアメタル膜４ａ、タングステン膜５ａおよびレジスト膜６ａが配置される。
【００８５】
その後、図３に示した工程と同様に有機溶剤などを用いてレジスト膜６ａを除去する。この結果、図１５に示すような構造を得る。
【００８６】
このようにすれば、膜厚モニタ用パターンなどのようなチップ外領域パターン８と配線７およびコンタクトホール３の内部に形成されたバリアメタル膜４ｂ、タングステン膜５ｂのような素子形成領域内構造９とを備える半導体装置にて、本発明の実施の形態１と同様に、タングステン膜５およびバリアメタル膜４の一部を除去するためのＣＭＰ法においてチップ外領域パターン８が損傷を受けることを防止できる。
【００８７】
（実施の形態６）
図１６は、本発明による半導体装置の実施の形態６の製造方法を説明するための断面模式図である。図１６を参照して、本発明による半導体装置の実施の形態６の製造方法を説明する。
【００８８】
図１６に示した工程は、基本的には図１３に示した工程と同様である。但し、チップ外領域において層間絶縁膜１に形成された溝は大パターン用溝２よりさらに大きな幅を有するアライメントマーク用の溝２０である。
【００８９】
また、タングステン膜５上においてアライメントマーク用溝２０を充填するように形成されているのはＳＯＧ膜１０である。このＳＯＧ膜１０の形成方法は、基本的には本発明による半導体装置の実施の形態２の製造方法におけるＳＯＧ膜の製造方法と同様である。
【００９０】
そして、図１６に示した工程の後、図５〜７に示した工程と同様の工程を実施することにより、チップ外領域においてアライメントマークを備える半導体装置を容易に得ることができる。この結果、本発明による半導体装置の実施の形態２の製造方法と同様の効果を得ることができる。
【００９１】
（実施の形態７）
図１７は、本発明による半導体装置の実施の形態７を示す断面模式図である。図１７を参照して、本発明による半導体装置の実施の形態７を説明する。
【００９２】
図１７を参照して、半導体装置は本発明による半導体装置の実施の形態１と同様の構造を備える。但し、図１７に示した半導体装置では、層間絶縁膜１の上部表面１１が、バリアメタル膜４ａ、４ｂおよびタングステン膜５ａ、５ｂの上部表面１２より下に位置している。この結果、アライメントマークとしての大パターン用溝２においてはその上部においてバリアメタル膜４ａとタングステン膜５ａの一部からなる凸部１７が形成されることになる。
【００９３】
このようにすれば、大パターン用溝２を利用したアライメントマーク上に不透明な上層層間絶縁膜などを形成した場合、凸部１７に起因して、上層層間絶縁膜の上部表面にもこの凸部１７上に対応する凸部が形成される。このため、上層層間絶縁膜の上部表面における凸部によりアライメントマークを容易に検出できる。
【００９４】
図１８は、図１７に示した半導体装置の製造方法を説明するための断面模式図である。図１８を参照して、半導体装置の製造方法を説明する。
【００９５】
まず、図１〜３に示した工程を実施した後、気相ＨＦエッチングなどのエッチングガス２１を用いたエッチングにより、層間絶縁膜１の上部表面の一部を除去する。この結果、図１７に示すように、層間絶縁膜１の上部表面１１の位置をバリアメタル膜４ａ、４ｂ、タングステン膜５ａ、５ｂの上部表面１２の位置よりも下にすることができる。このようにすれば、図１７に示した半導体装置を容易に得ることができる。
【００９６】
（実施の形態８）
図１９は、本発明による半導体装置の実施の形態８を示す断面模式図である。図１９を参照して、本発明による半導体装置の実施の形態８を説明する。
【００９７】
図１９を参照して、半導体装置は基本的には本発明による半導体装置の実施の形態１と同様の構造を備えるが、下層層間絶縁膜としての層間絶縁膜１の上部表面１１上に、層間絶縁膜１とは異なる材料からなる上層層間絶縁膜１８が形成されている。上層層間絶縁膜１８の上部表面の位置と、タングステン膜５ａ、５ｂおよびバリアメタル膜４ａ４ｂの上部表面１２の位置とはほぼ一致している。
【００９８】
図２０および２１は、図１９に示した半導体装置の製造方法を説明するための断面模式図である。図２０および２１を参照して、図１９に示した半導体装置の製造方法を説明する。
【００９９】
まず、半導体基板（図示せず）上の素子形成領域において、配線７を形成する。配線７上に層間絶縁膜１を形成する。層間絶縁膜１上に層間絶縁膜１とは異なる材料からなる上層層間絶縁膜１８を形成する。上層層間絶縁膜１８上にレジスト膜を形成する。このレジスト膜をマスクとして上層層間絶縁膜１８および層間絶縁膜１を部分的に異方性エッチングにより除去することにより、コンタクトホール３を形成する。また、チップ外領域においては、上層層間絶縁膜１８上にレジスト膜を形成し、このレジスト膜をマスクとして異方性エッチングにより上層層間絶縁膜１８および層間絶縁膜１を部分的に異方性エッチングにより除去することにより、大パターン用溝２を形成する。大パターン用溝２、コンタクトホール３の内部から上層層間絶縁膜１８の上部表面上にまで延在するようにバリアメタル膜４を形成する。バリアメタル膜４上において、コンタクトホール３の内部を充填するようにタングステン膜５を形成する。タングステン膜５上に大パターン用溝２の内部を充填するようにＳＯＧ膜１０を形成する。このようにして、図２０に示すような構造を得る。
【０１００】
次に、ＣＭＰ法を用いて、上層層間絶縁膜１８の上部表面上に位置するＳＯＧ膜１０、タングステン膜５およびバリアメタル膜４を除去する。この結果、図２１に示すような構造を得る。その後、本発明の実施の形態２と同様に大パターン用溝２の内部に残存するＳＯＧ膜１０ａをエッチングなどにより除去する。このとき、ＳＯＧ膜１０ａを除去するためのエッチングに対して、ほとんど浸蝕されないような材料（ＳＯＧ膜１０ａとエッチングレートが異なる材料）を上層層間絶縁膜１８の材料として用いれば、この上層層間絶縁膜１８の上部表面の位置がこのエッチングにより後退することを防止できる。この結果、ＳＯＧ膜１０ａを除去するためのエッチングに起因して、大パターン用溝２の上部においてタングステン膜５ａおよびバリアメタル膜４ａの一部が上層層間絶縁膜１８の上部表面より突出した状態となることを防止できる。
【０１０１】
このようにして、図１９に示したような半導体装置を容易に得ることができる。
【０１０２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０３】
【発明の効果】
このように、本発明によれば、アライメントマークなどになるマーク用凹部の内部に充填膜を配置した状態でＣＭＰ法を行なうので、マーク用凹部の内部にスラリー残りなどが発生する事を防止できる。この結果、スラリー残りなどに起因する半導体装置の歩留りの低下を防止できる。
【図面の簡単な説明】
【図１】 本発明による半導体装置の実施の形態１の製造方法の第１工程を説明するための断面模式図である。
【図２】 本発明による半導体装置の実施の形態１の製造方法の第２工程を説明するための断面模式図である。
【図３】 本発明による半導体装置の実施の形態１の製造方法の第３工程を説明するための断面模式図である。
【図４】 本発明による半導体装置の実施の形態２の製造方法の第１工程を説明するための断面模式図である。
【図５】 本発明による半導体装置の実施の形態２の製造方法の第２工程を説明するための断面模式図である。
【図６】 本発明による半導体装置の実施の形態２の製造方法の第３工程を説明するための断面模式図である。
【図７】 本発明による半導体装置の実施の形態２の製造方法の第４工程を説明するための断面模式図である。
【図８】 本発明による半導体装置の実施の形態３の製造方法の第１工程を示す断面模式図である。
【図９】 本発明による半導体装置の実施の形態３の製造方法の第２工程を示す断面模式図である。
【図１０】 本発明による半導体装置の実施の形態４を示す断面模式図である。
【図１１】 図１０に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図１２】 図１０に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図１３】 本発明による半導体装置の実施の形態５の製造方法の第１工程を説明するための断面模式図である。
【図１４】 本発明による半導体装置の実施の形態５の製造方法の第２工程を説明するための断面模式図である。
【図１５】 本発明による半導体装置の実施の形態５の製造方法の第３工程を説明するための断面模式図である。
【図１６】 本発明による半導体装置の実施の形態６の製造方法を説明するための断面模式図である。
【図１７】 本発明による半導体装置の実施の形態７を示す断面模式図である。
【図１８】 図１７に示した半導体装置の製造方法を説明するための断面模式図である。
【図１９】 本発明による半導体装置の実施の形態８を示す断面模式図である。
【図２０】 図１９に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図２１】 図１９に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図２２】 従来の半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図２３】 従来の半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図２４】 図２４は従来の半導体装置における問題点を説明するための断面模式図である。
【図２５】 従来の半導体装置における他の問題点を説明するための断面模式図である。
【図２６】 従来の半導体装置における他の問題点を説明するための断面模式図である。
【符号の説明】
１ 層間絶縁膜、２ 大パターン用溝、３ コンタクトホール、４，４ａ，４ｂ バリアメタル膜、５，５ａ，５ｂ タングステン膜、６，６ａ レジスト膜、７ 配線、８ チップ外領域パターン、９ 素子形成領域構造、１０，１０ａＳＯＧ膜、１１ 層間絶縁膜の上部表面、１２ バリアメタル膜およびタングステン膜の上部表面、１３，１３ａ ＰＳＧ膜、１４ 空隙、１５，１５ａ 不透明なＳＯＧ膜、１５ｂ 不透明なＳＯＧ膜残存部、１６ サブトレンチ構造、１７ 凸部、１８ 上層層間絶縁膜、１９ パターン用溝、２０ アライメントマーク用の溝。
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、より特定的には、アライメントマークなどのためのマーク用凹部を備える半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体装置では、半導体基板上において、電界効果トランジスタやキャパシタなどの素子が形成される素子形成領域以外の領域（外部領域）に、写真製版加工工程のためのアライメントマークやプロセス管理用パターンなどが形成されている。図２２および２３は、従来の半導体装置の製造方法を説明するための断面模式図であって、アライメントマークとなる溝が外部領域に形成された状態で、素子形成領域におけるコンタクトホールにタングステン膜を充填する工程を示している。図２２および２３を参照して、従来の半導体装置の製造方法を説明する。
【０００３】
まず、図２２に示すように、素子形成領域において、半導体基板（図示せず）上に配線１０７を形成し、その配線１０７上に層間絶縁膜１０１を形成する。この層間絶縁膜１０１には、配線１０７に到達するコンタクトホール１０３を形成する。また、素子形成領域以外の領域である外部領域では、層間絶縁膜１０１にアライメントマークとなるマーク用凹部１０２が形成されている。このマーク用凹部１０２の幅Ｗ２は１〜７μｍ程度であり、コンタクトホール１０３の幅Ｗ１より充分大きく設定されている。そして、コンタクトホール１０３の内部から層間絶縁膜１０１の上部表面上にまで延在するように、バリアメタル膜１０４を形成する。このバリアメタル膜１０４としては、窒化チタン膜（ＴｉＮ膜）とチタニウム膜（Ｔｉ膜）との積層膜を用いることができる。このバリアメタル膜１０４は、外部領域におけるマーク用凹部１０２の内部にも同時に形成される。
【０００４】
そして、バリアメタル膜１０４上に、コンタクトホール１０３の内部を充填するように膜厚Ｗ３のタングステン膜１０５を形成する。このとき、マーク用凹部１０２の幅Ｗ２はコンタクトホール１０３の幅Ｗ１よりはるかに大きいため、マーク用凹部１０２ではタングステン膜１０５を形成した後においてもマーク用凹部１０２の形状を反映した開口部が存在する（すなわち、タングステン膜１０５によりマーク用凹部１０２は充填されることはない）。アライメントマークとなるマーク用凹部１０２は、タングステン膜１０５によりその内部が充填されると、アライメントマークとして利用できなくなるため、タングステン膜１０５の膜厚はマーク用凹部１０２を充填しない程度の厚さに設定されている。
【０００５】
次に、ＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ法）により、層間絶縁膜１０１の上部表面上に位置するタングステン膜１０５およびバリアメタル膜１０４の部分を除去することにより、図２３に示すような構造を得る。図２３を参照して、外部領域においてはチップ外領域パターン１０８としてマーク用凹部１０２、バリアメタル膜１０４ａおよびタングステン膜１０５ａからなるアライメントマークが形成され、素子形成領域においては素子形成領域内構造１０９として配線１０７、コンタクトホール１０３の内部に充填されたバリアメタル膜１０４ｂおよびタングステン膜１０５ｂが形成されている。
【０００６】
その後、層間絶縁膜１０１上に位置する配線などの構造を形成するための成膜工程や、マーク用凹部１０２をアライメントマークとして利用した写真製版加工工程などを実施することにより、所定の半導体装置を得ることができる。
【０００７】
【発明が解決しようとする課題】
しかし、上述した従来の半導体装置の製造方法においては、以下に述べるような問題があった。
【０００８】
すなわち、層間絶縁膜１０１の上部表面上に位置するタングステン膜１０５およびバリアメタル膜１０４を除去するためのＣＭＰ法を行なうと、マーク用凹部１０２の内部にＣＭＰ法において用いるスラリーが侵入する。このようなマーク用凹部１０２の内部に侵入したスラリーは、ＣＭＰ法を行なった後の洗浄工程によって全て除去できない場合があった。その結果、図２４に示すように、マーク用凹部１０２の内部にスラリーの残渣（スラリー残り１２０）が発生していた。このようなスラリー残り１２０は、後工程において形成される配線などの構造不良の原因となり、半導体装置の不良の原因となっていた。ここで、図２４は従来の半導体装置における問題点を説明するための断面模式図である。
【０００９】
また、従来の半導体装置においては、図２４に示すように、マーク用凹部１０２の底部の端部領域において、エッチングが過剰に進んで窪みが形成された、いわゆるサブトレンチ構造１１６が形成される場合があった。このようなサブトレンチ構造１１６が発生していると、上層に形成される構造の製造工程において、このマーク用凹部１０２を用いたアライメントマークを用いてマスクなどの位置合わせを行なう場合、アライメントマークの位置を誤検出する場合があった。この結果、形成される上層の構造が所定の位置からずれる（構造不良が発生する）ことになる。このような構造不良は、半導体装置の動作不良などの原因となり、半導体装置の歩留りを低下させる原因となっていた。
【００１０】
また、図２５および２６に示すように、外部領域においてチップ外領域パターンとしてより大きな幅を有するマーク用凹部１１９が形成されている場合を考える。図２５および２６は、従来の半導体装置における他の問題点を説明するための断面模式図である。図２５および２６を参照して、半導体装置は基本的に図２３に示した半導体装置と同様の構造を備えるが、マーク用凹部１１９の幅が図２３に示したマーク用凹部１０２の幅より大きい。図２５および２６に示した半導体装置では、マーク用凹部１１９はアライメントマークよりさらに大きな幅を有するような検査用パターン、たとえば膜厚モニター用パターンとして利用される。
【００１１】
図２５を参照して、層間絶縁膜１０１にマーク用凹部１１９およびコンタクトホール１０３を形成した後、図２２に示した工程と同様にバリアメタル膜１０４（図２２参照）およびタングステン膜１０５（図２２参照）を形成する。そして、層間絶縁膜１０１の上部表面上に位置するバリアメタル膜１０４とタングステン膜１０５とを除去するため、ＣＭＰ法を実施する。すると、マーク用凹部１１９の幅が大きいため、ＣＭＰ法で用いる研磨パッドがマーク用凹部１１９の底壁上に位置するタングステン膜１０５およびバリアメタル膜１０４に接触し、図２５に示すようにマーク用凹部１１９の底部においてタングステン膜１０５ａ、バリアメタル膜１０４ａおよび層間絶縁膜１０１の一部が除去された削れ部１２１が形成される。
【００１２】
また、図２６に示すように、ＣＭＰ法によりマーク用凹部１１９の上部においてタングステン膜１０５ａおよびバリアメタル膜１０４ａが部分的に削られることにより、上部削れ部１２２が形成される場合もある。
【００１３】
このように、マーク用凹部１１９の内部においてタングステン膜１０５ａやバリアメタル膜１０４ａが過剰に削られてしまうと、このマーク用凹部１１９を膜厚モニター用パターンとして利用できなくなる。この結果、膜厚の管理精度が低下することになり、やはり製品歩留りの低下の一因となっていた。
【００１４】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、歩留りの低下を防止する事が可能な半導体装置およびその製造方法を提供する事である。
【００１５】
【課題を解決するための手段】
この発明の１の局面における半導体装置の製造法は、半導体基板に配置された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置の製造方法であって、外部領域に、マーク用凹部を有する層間絶縁膜を形成する工程と、マーク用凹部の内部から層間絶縁膜の上部表面上にまで延在するように被覆膜を形成する工程と、被覆膜上に位置し、マーク用凹部の内部を少なくとも充填するように充填膜を形成する工程と、充填膜がマーク用凹部の内部を少なくとも充填した状態で、化学機械研磨法により層間絶縁膜の上部表面上に位置する被覆膜を除去する工程とを備える。被覆膜は、バリアメタルと当該バリアメタル上に形成された金属膜とにより構成される（請求項１）。
【００１６】
このようにすれば、層間絶縁膜の上部表面上に位置する被覆膜を除去するための化学機械研磨法（ＣＭＰ法）を実施する際に、マーク用凹部の内部を充填するように充填膜が形成されているので、ＣＭＰ法を行なった後において、ＣＭＰ法において用いられるスラリーなどがマーク用凹部の内部に残存すること（スラリー残りが発生すること）を防止できる。この結果、スラリー残りに起因する半導体装置の不良の発生を防止できる。したがって、半導体装置の製造歩留りの低下を防止できる。
【００１７】
また、ＣＭＰ法を実施する際に、マーク用凹部の内部を充填するように充填膜が形成されているので、ＣＭＰ法によりマーク用凹部の内部に位置する被覆膜やマーク用凹部の側壁が損傷を受けることを防止できる。
【００１８】
上記１の局面における半導体装置の製造方法では、充填膜を形成する工程がマーク用凹部の内部に樹脂膜を形成することを含んでもよい（請求項２）。
【００１９】
この場合、ＣＭＰ法を実施した後に、有機溶剤などを用いて充填膜としての樹脂膜を容易に除去できる。
【００２０】
上記１の局面における半導体装置の製造方法では、有機系樹脂膜としてレジスト膜を用いることが好ましい。
【００２１】
この場合、従来用いられているスピンコーターなどのレジスト塗布設備などを充填膜の塗布用にそのまま流用できるので、本発明を実施するための設備コストの増大を抑制できる。
【００２２】
上記１の局面における半導体装置の製造方法では、充填膜を形成する工程がスピンオングラス膜をマーク用凹部の内部に充填することを含んでいてもよい（請求項３）。
【００２３】
この場合、液状のスピンオングラス（ＳＯＧ）を基板表面に塗布することによりマーク用凹部の内部にＳＯＧを充填し、その後熱処理を行なう事により、マーク用凹部の内部を充填するようにスピンオングラス膜を確実に形成できる。したがって、マーク用凹部の内部にスラリー残りなどが発生することを確実の防止できる。
【００２４】
上記１の局面における半導体装置の製造方法では、充填膜を形成する工程が、光学的に不透明な膜をマーク用凹部の内部に充填することを含んでいてもよく、さらに、上記１の局面における半導体装置の製造方法は、被覆膜を除去する工程の後、マーク用凹部の上部から光学的に不透明な膜を部分的に除去する工程を備えていてもよい（請求項４）。
【００２５】
ここで、光学的に不透明な膜とは、マーク用凹部の検出に用いる光学系（たとえば、マーク用凹部からなるアライメントマークの検出に用いる特定の波長領域の光）に対して不透明な膜を意味し、可視光に対して上記膜は透明であってもよい。この場合、不透明な充填膜の一部がマーク用凹部の底部に残存することになる。このようにすれば、マーク用凹部の底部にサブトレンチ構造などの構造不良部が形成されていても、不透明な充填膜が存在するので、後で構造不良部が検出されることを防止できる。したがって、マーク用凹部を用いてアライメントマークを形成する場合、マーク用凹部の底部に構造不良部が発生していても、このような構造不良部に起因するアライメントマークの位置の誤検出を防止できる。
【００２６】
上記１の局面における半導体装置の製造方法では、光学的に不透明な膜が、スピンオングラス法を用いて形成され、不純物を混入することにより不透明となった膜であることが好ましい（請求項５）。
【００２７】
この場合、光学的に不透明な膜からなり、マーク用凹部の内部を充填する充填膜を容易に形成することができる。
【００２８】
上記１の局面における半導体装置の製造方法では、充填膜を形成する工程がマーク用凹部の内部にリンを含むシリコン酸化膜を形成することを含んでいてもよい（請求項６）。
【００２９】
この場合、従来シリコン酸化膜を形成するために用いられていた設備を、充填膜を形成する工程に流用することができる。この結果、本発明による半導体装置の製造方法を実施するため、新たに設備を準備する必要が無い。そのため、半導体装置の製造コストが上昇する事を防止できる。
【００３０】
また、リンを含むシリコン酸化膜は、たとえば気相ＨＦ反応を利用してシリコン酸化膜などからなる層間絶縁膜に対して選択的に除去する事ができる。したがって、ＣＭＰ法を実施した後、リンを含むシリコン酸化膜からなる充填膜だけを容易に除去できる。
【００３１】
上記１の局面における半導体装置の製造方法は、被覆膜を除去する工程の後、層間絶縁膜の上部表面層を除去することにより、マーク用凹部の内部に位置する被覆膜の一部を層間絶縁膜の上部表面より突出させる工程を備えていてもよい（請求項７）。
【００３２】
この場合、マーク用凹部の上部において、被覆膜の一部が層間絶縁膜の上部表面より突出した半導体装置を容易にえることができる。
【００３３】
また、ここでマーク用凹部を利用してアライメントマークを形成する場合を考える。この場合、マーク用凹部上に不透明な上層層間絶縁膜などが形成されても、被覆膜の一部が層間絶縁膜の上部表面より突出する事に起因して、上層相関絶縁膜の上部表面にもこの突出した部分上に凸部が形成される。このため、この凸部によりアライメントマークを容易に検出できる。したがって、アライメントマークの誤検出をより確実に防止できる。
【００３４】
上記１の局面における半導体装置の製造方法では、層間絶縁膜を形成する工程が、外部領域に下層層間絶縁膜を形成する工程と、下層層間絶縁膜上に上層層間絶縁膜を形成する工程と、上層層間絶縁膜と下層層間絶縁膜との一部を除去することによりマーク用凹部を形成する工程とを含むことが好ましい（請求項８）。
【００３５】
この場合、上層層間絶縁膜として、充填膜とはエッチングレートが異なる材料（充填膜をマーク用凹部の内部から除去するためのエッチングにおいて、特に損傷を受けにくいような材料）を用いれば、ＣＭＰ法を実施した後、マーク用凹部の内部から充填膜を除去する工程を実施する際、上層層間絶縁膜がこの充填膜を除去する工程により損傷を受けることを確実に防止できる。この結果、層間絶縁膜が充填膜を除去する工程により部分的に除去されることに起因して、マーク用凹部の側壁上に位置する被覆膜が層間絶縁膜の上部表面上に突出した状態となることを防止できる。
【００３６】
上記１の局面における半導体装置の製造方法では、層間絶縁膜を形成する工程が素子形成領域にまで延在するように層間絶縁膜を形成することを含んでいてもよい。上記１の局面における半導体装置の製造方法は、被覆膜を形成する工程に先立って、素子形成領域において層間絶縁膜にマーク用凹部の幅より狭い幅を有する凹部を形成する工程を備えていてもよい。また、被覆膜を形成する工程は被覆膜により凹部を充填することを含んでいてもよい（請求項９）。
【００３７】
この場合、素子形成領域にコンタクトホールなどの凹部を形成し、この凹部を充填する被覆膜を形成する工程を備える半導体装置の製造方法において、被覆膜の一部を除去するためのＣＭＰ法を実施した後、外部領域に形成されたマーク用凹部の内部にスラリー残りが発生する事を確実に防止できる。
【００３８】
上記１の局面における半導体装置の製造方法では、マーク用凹部がアライメントマークとプロセス管理用パターンとからなる群から選択される少なくとも１つを形成するために用いられることが好ましい（請求項１０）。
【００３９】
ここで、アライメントマークやプロセス管理用パターンは、素子形成領域において形成されるコンタクトホールの幅より大きな幅を有する。そして、アライメントマークなどが形成された層間絶縁膜において、素子形成領域にコンタクトホールなどが形成され、このコンタクトホールを被覆膜としての導電体膜で充填する場合を考える。この場合、マーク用凹部に内部にも被覆膜は形成される。しかし、被覆膜はコンタクトホールを充填するのに十分な膜厚であればよい一方、アライメントマークなどのためのマーク用凹部はコンタクトホールより大きな幅を有するので、マーク用凹部は被覆膜によって充填されない。そのため、マーク用凹部の上に位置する領域では、被覆膜の上部表面にはマーク用凹部の形状に対応した窪みが形成されていた。したがって、層間絶縁膜の上部表面上に位置する被覆膜を除去するためにＣＭＰ法を実施すると、従来はマーク用凹部の内部（窪みの内部）にスラリー残りなどが発生していた。しかし、本発明を適用すれば、アライメントマークなどのためのマーク用凹部には充填膜が形成されているので、このようなスラリー残りを確実に防止できる。したがって、素子形成領域に形成されるコンタクトホールなどの素子構造より大きな幅を有するアライメントマークなどのためのマーク用凹部を備える半導体装置の製造方法に本発明を適用すれば、特に顕著な効果を得ることができる。
【００４０】
この発明の他の局面における半導体装置は、上記１の局面における半導体装置の製造方法を用いて製造される（請求項１１）。
【００４１】
この場合、マーク用凹部におけるスラリー残りなどに起因する半導体装置の歩留りの低下を防止できる。
【００４２】
この発明の別の局面における半導体装置は、半導体基板に配置された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置であって、外部領域に形成され、マーク用凹部を有する層間絶縁膜と、マーク用凹部の底面および側壁上に形成され、バリアメタルと当該バリアメタル上に形成された金属膜とにより構成される被覆膜と、マーク用凹部の底部に配置され、当該被覆膜上に設けられた光学的に不透明な膜とを備える（請求項１２）。
【００４３】
このようにすれば、マーク用凹部を用いたアライメントマークを検出する際、マーク用凹部の底部にサブトレンチ構造などの構造不良部が形成されていても、マーク用凹部の底部には不透明な膜が存在するので、この構造不良部が検出されることを防止できる。したがって、このような構造不良部に起因するアライメントマークの位置の誤検出を防止できる。
【００４４】
この発明のもう一つの局面における半導体装置は、半導体基板に形成された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置であって、外部領域に位置し、側壁を有するマーク用凹部が形成され、上部表面を有する層間絶縁膜と、マーク用凹部の側壁上に形成された被覆膜とを備える。被覆膜の一部は、層間絶縁膜の上部表面から突出している（請求項１３）。
【００４５】
ここで、半導体装置においてマーク用凹部を利用したアライメントマークが形成される場合を考える。この場合、マーク用凹部を利用したアライメントマーク上に不透明な上層層間絶縁膜などが形成されても、被覆膜の一部が層間絶縁膜の上部表面より突出する事に起因して、上層層間絶縁膜の上部表面にもこの突出した部分上に凸部が形成される。このため、この凸部によりアライメントマークを容易に検出できる。したがって、アライメントマークの誤検出をより確実に防止できる。この結果、アライメントマークの誤検出に起因する半導体装置の構造不良を防止できるので、このような構造不良による歩留りの低下を防止できる。
【００４６】
この発明のその他の局面における半導体装置は、半導体基板に形成された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置であって、外部領域には側壁を有するマーク用凹部が形成されている。外部領域に形成された下層層間絶縁膜と、下層層間絶縁膜上に形成された上層層間絶縁膜とを備える。マーク用凹部の側壁は、下層層間絶縁膜と上層層間絶縁膜との表面を含む。さらに、上記その他の局面における半導体装置は、マーク用凹部の側壁上に形成された被覆膜を備える。被覆膜は、バリアメタルと当該バリアメタル上に形成された金属膜とにより構成される（請求項１４）。
【００４７】
この場合、上層層間絶縁膜として、充填膜とはエッチングレートが異なる材料（充填膜をマーク用凹部の内部から除去するためのエッチング工程において、特に損傷を受けにくいような材料）を用いることが特に好ましい。このようにすれば、本発明による半導体装置の製造方法において、マーク用凹部の内部に充填膜が形成された状態でＣＭＰ法を実施した後、マーク用凹部の内部から充填膜を除去する工程を実施する際、上層層間絶縁膜がこの充填膜を除去する工程により損傷を受けることを確実に防止できる。この結果、上層層間絶縁膜が充填膜を除去する工程により部分的に除去されることに起因して、マーク用凹部の側壁上に位置する被覆膜が上層層間絶縁膜の上部表面上に突出した状態となることを防止できる。
【００４８】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００４９】
（実施の形態１）
図１〜３は、本発明による半導体装置の実施の形態１の製造方法を説明するための断面模式図である。図１〜３を参照して、本発明による半導体装置の実施の形態１の製造方法を説明する。
【００５０】
まず、半導体基板（図示せず）上において、素子形成領域に配線７（図１）を形成する。配線７上において層間絶縁膜（図１参照）を形成する。層間絶縁膜１の上部表面上にホールパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、異方性エッチングにより層間絶縁膜１を部分的に除去する。このようにして凹部としてのコンタクトホール３（図１参照）を形成する。コンタクトホール３の底部においては配線７の上部表面が露出している。
【００５１】
また、半導体基板上の外部領域としてのチップ外領域においては、層間絶縁膜１の上部表面上にホールパターンを有するレジスト膜が形成され、このレジスト膜をマスクとして用いて層間絶縁膜１を部分的に除去することによりマーク用凹部としての大パターン用溝２が形成される。その後レジスト膜を除去する。なお、コンタクトホール３と大パターン用溝２とを形成するためのエッチングは同時に行なってもよい。この大パターン用溝は、写真製版加工を行なう際のアライメントマークや膜厚測定用などのプロセス管理用パターンとなり、コンタクトホール３より大きな幅を有する。
【００５２】
次に大パターン用溝２およびコンタクトホール３の内部から層間絶縁膜１の上部表面上にまで延在するようにバリアメタル膜４が形成される。バリアメタル膜４としては、窒化チタン（ＴｉＮ）とチタン（Ｔｉ）との積層膜を用いることができる。また、コンタクトホール３の内部を充填するとともに、層間絶縁膜１の上部表面上から大パターン用溝２の内部にまで延在するように、バリアメタル膜４上にタングステン膜５（図１参照）が形成される。アライメントマークなどのための大パターン用溝２はコンタクトホール３より大きな幅を有するので、大パターン用溝２はタングステン膜５によって充填されない。そして、タングステン膜５上に、大パターン用溝２の内部を充填するとともに層間絶縁膜１の上部表面上にまで延在するようにレジスト膜６（図１参照）を形成する。このようにして、図１に示すような構造を得る。
【００５３】
次に、図２に示すように、化学機械研磨法（ＣＭＰ法）により、層間絶縁膜１の上部表面上に位置するレジスト膜６とタングステン膜５とバリアメタル膜４とを除去することにより、層間絶縁膜１の上部表面を平坦化する。この結果、大パターン用溝２の内部にはバリアメタル膜４ａ、タングステン膜５ａおよびレジスト膜６ａが形成された状態となる。また、素子形成領域では、コンタクトホール３の内部にバリアメタル膜４ｂと、コンタクトホール３を充填するタングステン膜５ｂとが形成された状態となる。
【００５４】
このようにすれば、素子形成領域に凹部としてのコンタクトホール３を形成し、このコンタクトホール３を充填するタングステン膜５を形成する工程を備える半導体装置の製造方法において、層間絶縁膜１の上部表面上に位置する被覆膜としてのタングステン膜５を除去するためのＣＭＰ法を実施する際に、マーク用凹部としての大パターン用溝２の内部を充填するように充填膜としてのレジスト膜６が形成されることになる。したがって、ＣＭＰ法を行なった後において、ＣＭＰ法で用いられるスラリーなどが大パターン用溝２の内部に残存することを防止できる。この結果、スラリー残りに起因する半導体装置の不良の発生を防止できるので、半導体装置の製造歩留りの低下を防止できる。
【００５５】
また、ＣＭＰ法を実施する際に、大パターン用溝２の内部を充填するようにレジスト膜６が形成されているので、ＣＭＰ法により大パターン用溝２の内部に位置するタングステン膜５、バリアメタル膜４や大パターン用溝２の壁面が損傷を受けることを防止できる。
【００５６】
この後、図３に示すように、大パターン用溝２の内部に残存するレジスト膜６ａをシンナーなどの有機溶媒を用いて除去する。このようにして、図３に示すような構造を得る。
【００５７】
この結果、素子形成領域においては配線７とコンタクトホール３の内部に形成されたバリアメタル膜４ｂ、タングステン膜５ｂとからなる素子形成領域内構造９が形成されるとともに、チップ外領域においては、大パターン用溝２の内部にバリアメタル膜４ａ、タングステン膜５ａが形成されたアライメントマークやプロセス管理用マークなどの大規模パターンであるチップ外領域パターン８が形成される。
【００５８】
なお、図１〜３に示した工程においては、大パターン用溝２を充填する材料としてレジスト膜６を用いたが、このレジスト膜６に代えて有機系樹脂を用いてもよい。このような有機系樹脂としては、大パターン用溝２を埋込むことが可能であり、かつ半導体ウェハ上に塗布した後回転させることでその上部表面を平坦化することができることが可能な粘度を有するような材料を用いることができる。
【００５９】
この場合、ＣＭＰ法を実施した後に、有機溶剤を用いて充填膜としての有機系樹脂を大パターン用溝２の内部から容易に除去できる。
【００６０】
（実施の形態２）
図４〜７は、本発明による半導体装置の実施の形態２の製造方法を説明するための断面模式図である。図４〜７を参照して、本発明による半導体装置の実施の形態２の製造方法を説明する。
【００６１】
まず、本発明による半導体装置の実施の形態１の製造方法と同様に、半導体基板上に配線７、コンタクトホール３、大パターン用溝２、バリアメタル膜４、タングステン膜５（図４参照）を形成する。その後、大パターン用溝２の内部を充填するとともに層間絶縁膜１の上部表面にまで延在するように、スピンオングラス（ＳＯＧ）を塗布する。その後，１００℃〜５００℃の温度範囲の温度条件を用いた熱処理を行なうことによりＳＯＧ中の余剰な有機溶媒を昇温脱離させ、ＳＯＧ膜１０（図４参照）を形成する。
【００６２】
次に、図２に示した工程と同様に、ＣＭＰ法を用いて層間絶縁膜１の上部表面上に位置するＳＯＧ膜１０とタングステン膜５とバリアメタル膜４とを除去する。このようにして、図５に示すような構造を得る。
【００６３】
このようにすれば、ＳＯＧを塗布することにより、大パターン用溝２の内部をＳＯＧで充填することができるので、大パターン用溝２の内部を充填するように確実にＳＯＧ膜１０を形成できる。この結果、大パターン用溝２の内部におけるスラリー残りの発生を確実に防止できる。
【００６４】
ここで、図５を参照して、コンタクトホール３の内部にはバリアメタル膜４ｂと、コンタクトホール３の内部を充填するタングステン膜５ｂが配置されている。また、大パターン用溝２の内部には、バリアメタル膜４ａとタングステン膜５ａと、タングステン膜５ａ上に配置され、大パターン用溝２の内部を充填するＳＯＧ膜１０ａとが配置されている。
【００６５】
次に、図６に示すように、薬液を用いたウエットエッチングなどによりタングステン膜５ａ、５ｂおよびバリアメタル膜４ａ、４ｂを部分的に除去する。このようにして、タングステン膜５ａ、５ｂおよびバリアメタル膜４ａ、４ｂの上部表面１２の高さは、層間絶縁膜１の上部表面１１の高さよりも低くなる。
【００６６】
次に、図７に示すように、大パターン用溝２の内部に充填されたＳＯＧ膜１０ａをウエットエッチングなどを用いて除去する。このとき、層間絶縁膜１の上部表面も同時に部分的に除去される。そして、図６に示したバリアメタル膜４ａ、４ｂおよびタングステン膜５ａ、５ｂの上部表面１２の後退量を調整することにより（ＳＯＧ膜１０ａを除去するためのウェットエッチングにより層間絶縁膜１が部分的に除去される除去厚み分と、あらかじめバリアメタル膜４ａ、４ｂおよびタングステン膜５ａ、５ｂの上部表面１２の後退量とが等しくなるように、図６に示した工程における上部表面１２の後退量を調整することにより）、図７に示すように、ＳＯＧ膜１０ａを除去する工程において層間絶縁膜１の上部表面が部分的に除去された後、この層間絶縁膜１の上部表面１１とバリアメタル膜４ａ、４ｂおよびタングステン膜５ａ、５ｂの上部表面１２との位置がほぼ一致するようにすることができる。
【００６７】
なお、上記のようにＳＯＧ膜１０ａを除去する工程の前に予めタングステン膜５ａ、５ｂおよびバリアメタル膜４ａ、４ｂを、層間絶縁膜１の後退量を見込んで部分的に除去するという工程に代えて、ＳＯＧ膜１０ａを除去するウエットエッチングの条件を調整することにより、層間絶縁膜１とバリアメタル膜４ａ、４ｂおよびタングステン膜５ａ、５ｂとが同じように部分的に除去されるようにしてもよい。この場合にも、層間絶縁膜１のエッチングレートと、バリアメタル膜４ａ、４ｂおよびタングステン膜５ａ、５ｂのエッチングレートとをほぼ等しくすることにより、図７に示したような構造を得ることができる。
【００６８】
（実施の形態３）
図８および９は、本発明による半導体装置の実施の形態３の製造方法を示す断面模式図である。図８および９を参照して、本発明による半導体装置の実施の形態３の製造方法を説明する。
【００６９】
まず、本発明の実施の形態１による半導体装置の製造方法の図１に示した工程と同様に、配線７、層間絶縁膜１、コンタクトホール３、大パターン用溝２、バリアメタル膜４およびタングステン膜５（図８参照）を形成する。そして、大パターン用溝２の内部を充填するとともに、層間絶縁膜１の上部表面にまで延在するようにリンを含むシリコン酸化膜１３（以下、ＰＳＧ膜と呼ぶ）を形成する。このとき、ＰＳＧ膜１３により、大パターン用溝２の内部において空隙１４が形成される場合がある。しかし、このような空隙１４が存在しても、この空隙１４の位置が層間絶縁膜１の上部表面１１よりも下であれば本発明による半導体装置の実施の形態１の製造方法と同様の効果を得ることができる。
【００７０】
次に、図９に示すように、ＣＭＰ法を用いて層間絶縁膜１の上部表面上に位置するＰＳＧ膜１３、バリアメタル膜４およびタングステン膜５を除去する。この結果、コンタクトホール３の内部にはバリアメタル膜４ｂおよびタングステン膜５ｂが配置される。また、大パターン用溝２の内部にはバリアメタル膜４ａ、タングステン膜５ａおよびＰＳＧ膜１３ａが配置される。
【００７１】
この後、図３に示した工程と同様に、大パターン用溝２の内部に位置するＰＳＧ膜１３ａを除去することにより、図３に示した半導体装置と同様の構造を備える半導体装置を得ることができる。なお、ＰＳＧ膜１３ａを除去する手法としては、気相ＨＦ反応を用いることができる。
【００７２】
このようにすれば、従来シリコン酸化膜を形成するために用いられていた設備を、充填膜としてのＰＳＧ膜を形成する工程に流用することができる。この結果、本発明による半導体装置の製造方法を実施するため、新たに設備を準備する必要が無い。そのため、半導体装置の製造コストが上昇する事を防止できる。
【００７３】
（実施の形態４）
図１０は、本発明による半導体装置の実施の形態４を示す断面模式図である。
図１０を参照して、本発明による半導体装置の実施の形態４を説明する。
【００７４】
図１０を参照して、半導体装置は基本的には図３に示した本発明による半導体装置の実施の形態１と同様の構造を備える。すなわち、素子形成領域においては、半導体基板（図示せず）上に配線７が形成され、この配線７上には層間絶縁膜１が形成されている。この層間絶縁膜１においては、配線７上に位置する領域にコンタクトホール３が形成されている。コンタクトホール３の内部にはバリアメタル膜４ｂが形成されている。バリアメタル膜４ｂ上には、コンタクトホール３の内部を充填するようにタングステン膜５ｂが形成されている。
【００７５】
チップ外領域においては、半導体基板上において層間絶縁膜１にアライメントマークや膜厚測定用のプロセス管理用パターンなどとなる大パターン用溝２が形成されている。大パターン用溝２の内部にはバリアメタル膜４ａが形成されている。バリアメタル膜４ａ上にはタングステン膜５ａが形成されている。そして、大パターン用溝２の底部には、不透明なＳＯＧ膜残存部１５ｂが配置されている。
【００７６】
このようにすれば、大パターン用溝２を用いたアライメントマークを検出する際、大パターン用溝２の底部にサブトレンチ構造１６などの構造不良部が形成されていても、大パターン用溝２の底部には不透明なＳＯＧ膜残存部１５ｂが存在するので、この構造不良部としてのサブトレンチ構造１６が検出されることを防止できる。したがって、このようなサブトレンチ構造１６に起因するアライメントマークの位置の誤検出を防止できる。
【００７７】
図１１および１２は、図１０に示した半導体装置の製造方法を説明するための断面模式図である。図１１および１２を参照して、図１０に示した半導体装置の製造方法を説明する。
【００７８】
まず、本発明による半導体装置の実施の形態１の製造方法と同様に、半導体基板（図示せず）上に配線７、層間絶縁膜１、コンタクトホール３、大パターン用溝２、バリアメタル膜４およびタングステン膜５（図１１参照）を形成する。その後、大パターン用溝２の内部を充填するとともに層間絶縁膜１の上部表面上にまで延在するように、不透明なＳＯＧ膜１５（図１１参照）を形成する。このようにして、図１１に示すような構造を得る。なお、不透明なＳＯＧ膜１５としては、チタンなどの金属粉のような光学的に不透明となる不純物を含有するＳＯＧをタングステン膜５上に塗布した後、余剰な有機溶媒を昇温脱離するための焼成工程を実施することにより得られるＳＯＧ膜を用いることができる。
【００７９】
次に、図２に示した工程と同様に、ＣＭＰ法を用いて、層間絶縁膜１の上部表面上に位置する不透明なＳＯＧ膜１５、タングステン膜５およびバリアメタル膜４を除去する。この結果、図１２に示すように、コンタクトホール３の内部にはバリアメタル膜４ｂとタングステン膜５ｂとが配置される。また、大パターン用溝２の内部には、バリアメタル膜４ａとタングステン膜５ａと不透明なＳＯＧ膜１５ａとが配置される。
【００８０】
その後、ドライエッチングを用いて大パターン用溝２の上部に位置する不透明なＳＯＧ膜１５ａを部分的に除去することにより、図１０に示すような半導体装置を得ることができる。
【００８１】
このようにすれば、不透明なＳＯＧ膜残存部１５ｂが存在することにより、大パターン用溝２の底部に位置するサブトレンチ構造１６が検出される事を防止することが可能な半導体装置を容易に得ることができる。また、不透明なＳＯＧ膜１５ａを大パターン用溝２に充填する充填膜として用いるので、本発明の実施の形態２と同様の効果を得ることができる。
【００８２】
（実施の形態５）
図１３〜１５は、本発明による半導体装置の実施の形態５の製造方法を説明するための断面模式図である。図１３〜１５を参照して、本発明による半導体装置の実施の形態５の製造方法を説明する。
【００８３】
まず、本発明の実施の形態１による半導体装置の製造方法の図１に示した工程と同様に、素子形成領域において、半導体基板（図示せず）の上に配線７を形成する。配線７上に層間絶縁膜１を形成する。層間絶縁膜１においては、コンタクトホール３が形成されている。また、チップ外領域においては、層間絶縁膜１においてアライメントマークなどよりもより大きな幅を有するパターン用凹部としての膜厚モニター用パターン溝であるパターン用溝１９が形成されている。パターン溝１９およびコンタクトホール３の内部から層間絶縁膜１の上部上にまで延在するようにバリアメタル膜４が形成されている。バリアメタル膜４上には、コンタクトホール３の内部を充填するようにタングステン膜５が形成されている。そして、パターン用溝１９の内部を充填するとともに層間絶縁膜１の上部表面上にまで延在するようにレジスト膜６が形成される。このようにして、図１３に示すような構造を得る。
【００８４】
その後、図２に示した工程と同じように、ＣＭＰ法を用いて層間絶縁膜１の上部表面上に位置するレジスト膜６、タングステン膜５およびバリアメタル膜４を除去する。この結果、コンタクトホール３の内部にはバリアメタル膜４ｂおよびタングステン膜５ｂが配置され、パターン用溝１９の内部にはバリアメタル膜４ａ、タングステン膜５ａおよびレジスト膜６ａが配置される。
【００８５】
その後、図３に示した工程と同様に有機溶剤などを用いてレジスト膜６ａを除去する。この結果、図１５に示すような構造を得る。
【００８６】
このようにすれば、膜厚モニタ用パターンなどのようなチップ外領域パターン８と配線７およびコンタクトホール３の内部に形成されたバリアメタル膜４ｂ、タングステン膜５ｂのような素子形成領域内構造９とを備える半導体装置にて、本発明の実施の形態１と同様に、タングステン膜５およびバリアメタル膜４の一部を除去するためのＣＭＰ法においてチップ外領域パターン８が損傷を受けることを防止できる。
【００８７】
（実施の形態６）
図１６は、本発明による半導体装置の実施の形態６の製造方法を説明するための断面模式図である。図１６を参照して、本発明による半導体装置の実施の形態６の製造方法を説明する。
【００８８】
図１６に示した工程は、基本的には図１３に示した工程と同様である。但し、チップ外領域において層間絶縁膜１に形成された溝は大パターン用溝２よりさらに大きな幅を有するアライメントマーク用の溝２０である。
【００８９】
また、タングステン膜５上においてアライメントマーク用溝２０を充填するように形成されているのはＳＯＧ膜１０である。このＳＯＧ膜１０の形成方法は、基本的には本発明による半導体装置の実施の形態２の製造方法におけるＳＯＧ膜の製造方法と同様である。
【００９０】
そして、図１６に示した工程の後、図５〜７に示した工程と同様の工程を実施することにより、チップ外領域においてアライメントマークを備える半導体装置を容易に得ることができる。この結果、本発明による半導体装置の実施の形態２の製造方法と同様の効果を得ることができる。
【００９１】
（実施の形態７）
図１７は、本発明による半導体装置の実施の形態７を示す断面模式図である。図１７を参照して、本発明による半導体装置の実施の形態７を説明する。
【００９２】
図１７を参照して、半導体装置は本発明による半導体装置の実施の形態１と同様の構造を備える。但し、図１７に示した半導体装置では、層間絶縁膜１の上部表面１１が、バリアメタル膜４ａ、４ｂおよびタングステン膜５ａ、５ｂの上部表面１２より下に位置している。この結果、アライメントマークとしての大パターン用溝２においてはその上部においてバリアメタル膜４ａとタングステン膜５ａの一部からなる凸部１７が形成されることになる。
【００９３】
このようにすれば、大パターン用溝２を利用したアライメントマーク上に不透明な上層層間絶縁膜などを形成した場合、凸部１７に起因して、上層層間絶縁膜の上部表面にもこの凸部１７上に対応する凸部が形成される。このため、上層層間絶縁膜の上部表面における凸部によりアライメントマークを容易に検出できる。
【００９４】
図１８は、図１７に示した半導体装置の製造方法を説明するための断面模式図である。図１８を参照して、半導体装置の製造方法を説明する。
【００９５】
まず、図１〜３に示した工程を実施した後、気相ＨＦエッチングなどのエッチングガス２１を用いたエッチングにより、層間絶縁膜１の上部表面の一部を除去する。この結果、図１７に示すように、層間絶縁膜１の上部表面１１の位置をバリアメタル膜４ａ、４ｂ、タングステン膜５ａ、５ｂの上部表面１２の位置よりも下にすることができる。このようにすれば、図１７に示した半導体装置を容易に得ることができる。
【００９６】
（実施の形態８）
図１９は、本発明による半導体装置の実施の形態８を示す断面模式図である。図１９を参照して、本発明による半導体装置の実施の形態８を説明する。
【００９７】
図１９を参照して、半導体装置は基本的には本発明による半導体装置の実施の形態１と同様の構造を備えるが、下層層間絶縁膜としての層間絶縁膜１の上部表面１１上に、層間絶縁膜１とは異なる材料からなる上層層間絶縁膜１８が形成されている。上層層間絶縁膜１８の上部表面の位置と、タングステン膜５ａ、５ｂおよびバリアメタル膜４ａ４ｂの上部表面１２の位置とはほぼ一致している。
【００９８】
図２０および２１は、図１９に示した半導体装置の製造方法を説明するための断面模式図である。図２０および２１を参照して、図１９に示した半導体装置の製造方法を説明する。
【００９９】
まず、半導体基板（図示せず）上の素子形成領域において、配線７を形成する。配線７上に層間絶縁膜１を形成する。層間絶縁膜１上に層間絶縁膜１とは異なる材料からなる上層層間絶縁膜１８を形成する。上層層間絶縁膜１８上にレジスト膜を形成する。このレジスト膜をマスクとして上層層間絶縁膜１８および層間絶縁膜１を部分的に異方性エッチングにより除去することにより、コンタクトホール３を形成する。また、チップ外領域においては、上層層間絶縁膜１８上にレジスト膜を形成し、このレジスト膜をマスクとして異方性エッチングにより上層層間絶縁膜１８および層間絶縁膜１を部分的に異方性エッチングにより除去することにより、大パターン用溝２を形成する。大パターン用溝２、コンタクトホール３の内部から上層層間絶縁膜１８の上部表面上にまで延在するようにバリアメタル膜４を形成する。バリアメタル膜４上において、コンタクトホール３の内部を充填するようにタングステン膜５を形成する。タングステン膜５上に大パターン用溝２の内部を充填するようにＳＯＧ膜１０を形成する。このようにして、図２０に示すような構造を得る。
【０１００】
次に、ＣＭＰ法を用いて、上層層間絶縁膜１８の上部表面上に位置するＳＯＧ膜１０、タングステン膜５およびバリアメタル膜４を除去する。この結果、図２１に示すような構造を得る。その後、本発明の実施の形態２と同様に大パターン用溝２の内部に残存するＳＯＧ膜１０ａをエッチングなどにより除去する。このとき、ＳＯＧ膜１０ａを除去するためのエッチングに対して、ほとんど浸蝕されないような材料（ＳＯＧ膜１０ａとエッチングレートが異なる材料）を上層層間絶縁膜１８の材料として用いれば、この上層層間絶縁膜１８の上部表面の位置がこのエッチングにより後退することを防止できる。この結果、ＳＯＧ膜１０ａを除去するためのエッチングに起因して、大パターン用溝２の上部においてタングステン膜５ａおよびバリアメタル膜４ａの一部が上層層間絶縁膜１８の上部表面より突出した状態となることを防止できる。
【０１０１】
このようにして、図１９に示したような半導体装置を容易に得ることができる。
【０１０２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０３】
【発明の効果】
このように、本発明によれば、アライメントマークなどになるマーク用凹部の内部に充填膜を配置した状態でＣＭＰ法を行なうので、マーク用凹部の内部にスラリー残りなどが発生する事を防止できる。この結果、スラリー残りなどに起因する半導体装置の歩留りの低下を防止できる。
【図面の簡単な説明】
【図１】 本発明による半導体装置の実施の形態１の製造方法の第１工程を説明するための断面模式図である。
【図２】 本発明による半導体装置の実施の形態１の製造方法の第２工程を説明するための断面模式図である。
【図３】 本発明による半導体装置の実施の形態１の製造方法の第３工程を説明するための断面模式図である。
【図４】 本発明による半導体装置の実施の形態２の製造方法の第１工程を説明するための断面模式図である。
【図５】 本発明による半導体装置の実施の形態２の製造方法の第２工程を説明するための断面模式図である。
【図６】 本発明による半導体装置の実施の形態２の製造方法の第３工程を説明するための断面模式図である。
【図７】 本発明による半導体装置の実施の形態２の製造方法の第４工程を説明するための断面模式図である。
【図８】 本発明による半導体装置の実施の形態３の製造方法の第１工程を示す断面模式図である。
【図９】 本発明による半導体装置の実施の形態３の製造方法の第２工程を示す断面模式図である。
【図１０】 本発明による半導体装置の実施の形態４を示す断面模式図である。
【図１１】 図１０に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図１２】 図１０に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図１３】 本発明による半導体装置の実施の形態５の製造方法の第１工程を説明するための断面模式図である。
【図１４】 本発明による半導体装置の実施の形態５の製造方法の第２工程を説明するための断面模式図である。
【図１５】 本発明による半導体装置の実施の形態５の製造方法の第３工程を説明するための断面模式図である。
【図１６】 本発明による半導体装置の実施の形態６の製造方法を説明するための断面模式図である。
【図１７】 本発明による半導体装置の実施の形態７を示す断面模式図である。
【図１８】 図１７に示した半導体装置の製造方法を説明するための断面模式図である。
【図１９】 本発明による半導体装置の実施の形態８を示す断面模式図である。
【図２０】 図１９に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図２１】 図１９に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図２２】 従来の半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図２３】 従来の半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図２４】 図２４は従来の半導体装置における問題点を説明するための断面模式図である。
【図２５】 従来の半導体装置における他の問題点を説明するための断面模式図である。
【図２６】 従来の半導体装置における他の問題点を説明するための断面模式図である。
【符号の説明】
１ 層間絶縁膜、２ 大パターン用溝、３ コンタクトホール、４，４ａ，４ｂ バリアメタル膜、５，５ａ，５ｂ タングステン膜、６，６ａ レジスト膜、７ 配線、８ チップ外領域パターン、９ 素子形成領域構造、１０，１０ａＳＯＧ膜、１１ 層間絶縁膜の上部表面、１２ バリアメタル膜およびタングステン膜の上部表面、１３，１３ａ ＰＳＧ膜、１４ 空隙、１５，１５ａ 不透明なＳＯＧ膜、１５ｂ 不透明なＳＯＧ膜残存部、１６ サブトレンチ構造、１７ 凸部、１８ 上層層間絶縁膜、１９ パターン用溝、２０ アライメントマーク用の溝。
Claims (14)
- 半導体基板に配置された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置の製造方法であって、
前記外部領域に、マーク用凹部を有する層間絶縁膜を形成する工程と、
前記マーク用凹部の内部から前記層間絶縁膜の上部表面上にまで延在するように被覆膜を形成する工程と、
前記被覆膜上に位置し、前記マーク用凹部の内部を少なくとも充填するように充填膜を形成する工程と、
前記充填膜が前記マーク用凹部の内部を少なくとも充填した状態で、化学機械研磨法により前記層間絶縁膜の上部表面上に位置する前記被覆膜を除去する工程とを備え、
前記被覆膜は、バリアメタルと前記バリアメタル上に形成された金属膜とにより構成される、半導体装置の製造方法。 - 前記充填膜を形成する工程は、前記マーク用凹部の内部に樹脂膜を形成することを含む、請求項１に記載の半導体装置の製造方法。
- 前記充填膜を形成する工程は、スピンオングラス膜を前記マーク用凹部の内部に充填することを含む、請求項１に記載の半導体装置の製造方法。
- 前記充填膜を形成する工程は、光学的に不透明な膜を前記マーク用凹部の内部に充填することを含み、
前記被覆膜を除去する工程の後、前記マーク用凹部の上部から前記光学的に不透明な膜を部分的に除去する工程を備える、請求項１に記載の半導体装置の製造方法。 - 前記光学的に不透明な膜は、スピンオングラス法を用いて形成され、不純物を混入することにより不透明となった膜である、請求項４に記載の半導体装置の製造方法。
- 前記充填膜を形成する工程は、前記マーク用凹部の内部にリンを含むシリコン酸化膜を形成することを含む、請求項１に記載の半導体装置の製造方法。
- 前記被覆膜を除去する工程の後、前記層間絶縁膜の上部表面層を除去することにより、前記マーク用凹部の内部に位置する被覆膜の一部を前記層間絶縁膜の上部表面より突出させる工程を備える、請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
- 前記層間絶縁膜を形成する工程は、
前記外部領域に下層層間絶縁膜を形成する工程と、
前記下層層間絶縁膜上に上層層間絶縁膜を形成する工程と、
前記上層層間絶縁膜と前記下層層間絶縁膜との一部を除去することによりマーク用凹部を形成する工程とを含む、請求項１〜６のいずれか１項に記載の半導体装置の製造方法。 - 前記層間絶縁膜を形成する工程は、前記素子形成領域にまで延在するように前記層間絶縁膜を形成することを含み、
前記被覆膜を形成する工程に先立って、前記素子形成領域において、前記層間絶縁膜に前記マーク用凹部の幅より狭い幅を有する凹部を形成する工程を備え、
前記被覆膜を形成する工程は、前記被覆膜により前記凹部を充填することを含む、請求項１〜８のいずれか１項に記載の半導体装置の製造方法。 - 前記マーク用凹部は、アライメントマークとプロセス管理用パターンとからなる群から選択される少なくとも１つを形成するために用いられる、請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
- 請求項１〜１０のいずれか１項に記載の半導体装置の製造方法を用いて製造された半導体装置。
- 半導体基板に配置された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置であって、
前記外部領域に形成され、マーク用凹部を有する層間絶縁膜と、
前記マーク用凹部の底面および側壁上に形成され、バリアメタルと前記バリアメタル上に形成された金属膜とにより構成される被覆膜と、
前記マーク用凹部の底部に配置され、前記被覆膜上に設けられた光学的に不透明な膜とを備える、半導体装置。 - 半導体基板に形成された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置であって、
前記外部領域に位置し、側壁を有するマーク用凹部が形成され、上部表面を有する層間絶縁膜と、
前記マーク用凹部の側壁上に形成された被覆膜とを備え、
前記被覆膜の一部は、前記層間絶縁膜の上部表面から突出している、半導体装置。 - 半導体基板に形成された素子形成領域と、この素子形成領域を囲むように半導体基板に配置された外部領域とを備える半導体装置であって、
前記外部領域には側壁を有するマーク用凹部が形成され、
前記外部領域に形成された下層層間絶縁膜と、
前記下層層間絶縁膜上に形成された上層層間絶縁膜とを備え、
前記マーク用凹部の側壁は、前記下層層間絶縁膜と前記上層層間絶縁膜との表面を含み、さらに、
前記マーク用凹部の底面および側壁上に形成された被覆膜を備え、
前記被覆膜は、バリアメタルと前記バリアメタル上に形成された金属膜とにより構成される、半導体装置。
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