JP4847854B2 - 半導体装置及びその製造方法 - Google Patents
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本発明装置及び本発明方法の第1実施形態について、図1〜図4を基に説明する。
本発明装置及び本発明方法の第2実施形態について、図5を基に説明する。本実施形態では、上記第1実施形態とは、第1平面視パターンの角部の形状が異なる場合について説明する。
本発明装置及び本発明方法の第3実施形態について、図6を基に説明する。本実施形態では、上記第2実施形態とは、第1平面視パターンの角部の形状が異なる場合について説明する。
本発明装置及び本発明方法の第4実施形態について、図7を基に説明する。本実施形態では、上記第1〜第3実施形態とは、第1平面視パターンの角部の形状が異なる場合について説明する。
上記各実施形態では、第1材料として絶縁体を、第1材料層として3層構造の絶縁体層を想定して説明したが、これに限るものではない。また、第2材料として、金属材料を、第2材料層として配線層を想定して説明したが、これに限るものではない。
11 半導体基板
12 絶縁体層(第1材料層)
13 レジスト
14 溝
15 配線材料(第2材料)
15’ 配線層(第2材料層)
16 段差部
20 アライメントマーク
21 第1平面視パターン
21a 第2角部
22 第2平面視パターン
22a 第1角部
100 従来技術に係る半導体装置
111 半導体基板
112 絶縁膜
113 溝
114 溝
115 配線材料
116 埋め込み配線
117 段差
118 段差部
119 研磨材
120 アライメントマーク
Claims (8)
- 第1材料で形成された第1材料層内に所定の第1平面視パターンで掘り込まれた溝内に、前記第1材料とは異なる第2材料の第2材料層が埋め込み形成された構造を有し、前記第2材料層上の一部または全部の前記第1平面視パターンの中央付近に、前記第1材料層の表面の高さから半導体基板側に向けて所定の段差を有する段差部が形成される半導体装置であって、
前記段差部の第2平面視パターンにおける内角の角度が180度未満である第1角部夫々が曲線状となるように、前記第1角部夫々に対応する前記第1平面視パターンの第2角部夫々が、曲線状に形成されていることを特徴とする半導体装置。 - 前記第2角部は、夫々、前記第1平面視パターンのパターン幅を長軸または短軸とする楕円弧状に形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第2角部は、夫々、前記第1平面視パターンのパターン幅を直径とする円弧状に形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第2角部は、夫々、露光装置の光源の波長λ以上の半径を有する円弧状に形成されていることを特徴とする請求項1に記載の半導体装置。
- 第1材料で形成された第1材料層上に、所定の第1平面視パターンで溝を掘り込み形成するためのレジストを形成し、前記レジストをマスクとしてエッチングを行い、前記レジストを除去して前記第1材料層内に前記第1平面視パターンで掘り込まれた溝を形成するパターン形成工程と、
前記第1平面視パターンで掘り込まれた溝内を含む前記第1材料層の全面に、前記第1材料とは異なる第2材料を堆積する成膜工程と、
少なくとも前記第1平面視パターンで掘り込まれた溝内を除く前記第1材料層上に堆積された前記第2材料を除去して、前記第2材料の第2材料層を形成する研磨工程と、を順に実行する半導体装置の製造方法であって、
前記パターン形成工程は、前記研磨工程の実行後に前記第2材料層上の一部または全部の前記第1平面視パターンの中央付近に前記第1材料層の表面の高さから半導体基板側に向けて所定の段差を有する段差部が形成される場合に、前記段差部の第2平面視パターンにおける内角の角度が180度未満である第1角部夫々が曲線状となるように、前記第1角部夫々に対応する前記第1平面視パターンの第2角部夫々を、曲線状に形成することを特徴とする半導体装置の製造方法。 - 前記第2角部は、夫々、前記第1平面視パターンのパターン幅を長軸または短軸とする楕円弧状に形成されていることを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記第2角部は、夫々、前記第1平面視パターンのパターン幅を直径とする円弧状に形成されていることを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記第2角部は、夫々、露光装置の光源の波長λ以上の半径を有する円弧状に形成されていることを特徴とする請求項5に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006341032A JP4847854B2 (ja) | 2006-12-19 | 2006-12-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006341032A JP4847854B2 (ja) | 2006-12-19 | 2006-12-19 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008152083A JP2008152083A (ja) | 2008-07-03 |
JP4847854B2 true JP4847854B2 (ja) | 2011-12-28 |
Family
ID=39654299
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006341032A Expired - Fee Related JP4847854B2 (ja) | 2006-12-19 | 2006-12-19 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4847854B2 (ja) |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61119347A (ja) * | 1984-11-14 | 1986-06-06 | Komatsu Ltd | 強化ボルトの製造方法 |
JP2783604B2 (ja) * | 1989-08-04 | 1998-08-06 | キヤノン株式会社 | 位置合せ装置と位置合せ方法 |
JPH03173427A (ja) * | 1989-12-01 | 1991-07-26 | Toyota Autom Loom Works Ltd | 半導体装置の製造方法 |
JP2820332B2 (ja) * | 1991-05-31 | 1998-11-05 | イビデン株式会社 | プリント配線板 |
JPH0766200A (ja) * | 1993-08-24 | 1995-03-10 | Fujitsu Ltd | 半導体装置の製造方法 |
JP3694904B2 (ja) * | 1994-07-18 | 2005-09-14 | 富士通株式会社 | 半導体装置の製造方法 |
US5863825A (en) * | 1997-09-29 | 1999-01-26 | Lsi Logic Corporation | Alignment mark contrast enhancement |
JP2000306822A (ja) * | 1999-04-26 | 2000-11-02 | Hitachi Ltd | 半導体装置の製造方法 |
DE10000759C1 (de) * | 2000-01-11 | 2001-05-23 | Infineon Technologies Ag | Verfahren zur Erzeugung von Justiermarken |
JP4623819B2 (ja) * | 2000-12-12 | 2011-02-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP3609761B2 (ja) * | 2001-07-19 | 2005-01-12 | 三洋電機株式会社 | 半導体装置の製造方法 |
JP4801440B2 (ja) * | 2004-12-24 | 2011-10-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP4627448B2 (ja) * | 2005-03-11 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
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2006
- 2006-12-19 JP JP2006341032A patent/JP4847854B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JP2008152083A (ja) | 2008-07-03 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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