JPH03173427A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03173427A JPH03173427A JP89312689A JP31268989A JPH03173427A JP H03173427 A JPH03173427 A JP H03173427A JP 89312689 A JP89312689 A JP 89312689A JP 31268989 A JP31268989 A JP 31268989A JP H03173427 A JPH03173427 A JP H03173427A
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- Japan
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- semiconductor device
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- silicon substrate
- silicon
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 50
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 50
- 239000010703 silicon Substances 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000013078 crystal Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 16
- 238000000059 patterning Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000007665 sagging Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法に関し、シリコン基板面に位置合
わせ用マークを形成した後、その上に、かなり厚いエピ
タキシャル成長層を形成した場合であっても、更にその
上に形成されて行く位置合わせ用マークの輪郭のだれや
形状の変形が殆ど起こらないようにしてマスクをシリコ
ン基板面に正しく合わせて半導体装置を製造できる半導
体装置の製造方法を提供することを目的とし、そのため
に、シリコン単結晶をスライスしてシリコン基板を形成
し、該シリコン基板面に位置合わせ用マークや埋込み層
を形成するためにレジストによるパターン処理を行い、
前記埋込み層となる領域にドーピング処理をした後それ
に連設する面にシリコンをエピタキシャル成長させ、更
にそれに連設する面に前記位置合わせ用マークを正しい
位置決めの根拠として不純物領域を形成するためのレジ
ストによるパターン処理を行って半導体装置を作る半導
体装置の製造方法において、前記シリコン単結晶をスラ
イスするに当たり、前記シリコン基板を前記シリコン単
結晶の（１００）面に対しほぼ１度乃至４度未満の範囲
に傾く方向にスライスして形成し、前記位置合わせ用マ
ークを前記エピタキシャル成長に伴なう形状変形が可及
的に起こらないよう形成する。
わせ用マークを形成した後、その上に、かなり厚いエピ
タキシャル成長層を形成した場合であっても、更にその
上に形成されて行く位置合わせ用マークの輪郭のだれや
形状の変形が殆ど起こらないようにしてマスクをシリコ
ン基板面に正しく合わせて半導体装置を製造できる半導
体装置の製造方法を提供することを目的とし、そのため
に、シリコン単結晶をスライスしてシリコン基板を形成
し、該シリコン基板面に位置合わせ用マークや埋込み層
を形成するためにレジストによるパターン処理を行い、
前記埋込み層となる領域にドーピング処理をした後それ
に連設する面にシリコンをエピタキシャル成長させ、更
にそれに連設する面に前記位置合わせ用マークを正しい
位置決めの根拠として不純物領域を形成するためのレジ
ストによるパターン処理を行って半導体装置を作る半導
体装置の製造方法において、前記シリコン単結晶をスラ
イスするに当たり、前記シリコン基板を前記シリコン単
結晶の（１００）面に対しほぼ１度乃至４度未満の範囲
に傾く方向にスライスして形成し、前記位置合わせ用マ
ークを前記エピタキシャル成長に伴なう形状変形が可及
的に起こらないよう形成する。
本発明は半導体装置の製造方法に関し、特に回路パター
ン等が形成されたマスクをシリコン基板面の所定位置に
位置合わせするため予めシリコン基板面に設けた位置合
わせ用マークがプロセスの進行に伴って形状が変形若し
くは劣化するのを出来る限り防止できるようにした半導
体装置の製造方法に係る。
ン等が形成されたマスクをシリコン基板面の所定位置に
位置合わせするため予めシリコン基板面に設けた位置合
わせ用マークがプロセスの進行に伴って形状が変形若し
くは劣化するのを出来る限り防止できるようにした半導
体装置の製造方法に係る。
第５図は従来の半導体装置の製造プロセスの概略を示す
説明図である。同図において、例えば、Ｂ ｉ ＣＭＯ
ＳパワーＩＣ等を製造する場合、シリコン単結晶の（１
００）面に対し平行に所定の厚さにシリコン基板を切り
出す（■）。こうして切り出したシリコン基板の一面に
コレクタとなる埋込み層をエツチング法や酸化法にて形
成する。また、該シリコン基板の一面には後記のエミッ
タ領域やコレクタ領域をバターニングする際に正しい位
置の根拠とする位置合わせ用マーク（第６図左）を併せ
て形成する（■）。そして、前記埋込み層にドーピング
してから、その上面に絶縁層となるシリコン層をエピタ
キシャル成長させる（■）。
説明図である。同図において、例えば、Ｂ ｉ ＣＭＯ
ＳパワーＩＣ等を製造する場合、シリコン単結晶の（１
００）面に対し平行に所定の厚さにシリコン基板を切り
出す（■）。こうして切り出したシリコン基板の一面に
コレクタとなる埋込み層をエツチング法や酸化法にて形
成する。また、該シリコン基板の一面には後記のエミッ
タ領域やコレクタ領域をバターニングする際に正しい位
置の根拠とする位置合わせ用マーク（第６図左）を併せ
て形成する（■）。そして、前記埋込み層にドーピング
してから、その上面に絶縁層となるシリコン層をエピタ
キシャル成長させる（■）。
次いで、その上面にマスクを置き、該マスク側に形成さ
れている位置合わせ用マークと前記位置合わせ用マーク
とを合わせエミッタ領域やコレクタ領域をバターニング
する。こうしたプロセスを進めて行き、Ｂ１ＣＭＯＳパ
ワーＩＣが作られる。
れている位置合わせ用マークと前記位置合わせ用マーク
とを合わせエミッタ領域やコレクタ領域をバターニング
する。こうしたプロセスを進めて行き、Ｂ１ＣＭＯＳパ
ワーＩＣが作られる。
〔発明が解決しようとする課題］
ところで、シリコン基板面に前記位置合わせ用マークを
形成した後、その上にエピタキシャル成長をさせて行（
と、前記位置合わせ用マークの輪郭がだれ（ぼけ）でく
る。殊にＢ ｉ ＣＭＯＳパワーＩＣの如く耐圧を高く
するため前記エピタキシャル成長層が厚い場合には、厚
くなればなるほど前記位置合わせ用マークの輪郭のだれ
は悪化し、第６図左に示す最初の位置合わせ用マークの
形状は同図布に示すように変形してしまう。その結果、
前記エピタキシャル成長層の上にエミッタ領域やコレク
タ領域をバターニングで形成しようとしても、マスクの
位置合わせができなくなってしまったり、できても極め
て困難になると云った問題点があった。
形成した後、その上にエピタキシャル成長をさせて行（
と、前記位置合わせ用マークの輪郭がだれ（ぼけ）でく
る。殊にＢ ｉ ＣＭＯＳパワーＩＣの如く耐圧を高く
するため前記エピタキシャル成長層が厚い場合には、厚
くなればなるほど前記位置合わせ用マークの輪郭のだれ
は悪化し、第６図左に示す最初の位置合わせ用マークの
形状は同図布に示すように変形してしまう。その結果、
前記エピタキシャル成長層の上にエミッタ領域やコレク
タ領域をバターニングで形成しようとしても、マスクの
位置合わせができなくなってしまったり、できても極め
て困難になると云った問題点があった。
そこで、本発明はそうした問題点を考慮し、シリコン基
板面に位置合わせ用マークを形成した後、その上に、か
なり厚いエピタキシャル成長層を形成した場合であって
も、更にその上に形成されて行く位置合わせ用マークの
輪郭のだれや形状の変形が殆ど起こらないようにしてマ
スクをシリコン基板面に正しく合わせて半導体装置を製
造できる半導体装置の製造方法を提供することを目的と
する。
板面に位置合わせ用マークを形成した後、その上に、か
なり厚いエピタキシャル成長層を形成した場合であって
も、更にその上に形成されて行く位置合わせ用マークの
輪郭のだれや形状の変形が殆ど起こらないようにしてマ
スクをシリコン基板面に正しく合わせて半導体装置を製
造できる半導体装置の製造方法を提供することを目的と
する。
本発明は前記目的を達成するために、シリコン単結晶を
スライスしてシリコン基板を形成し、該シリコン基板面
に位置合わせ用マークや埋込み層を形成するためにレジ
ストによるパターン処理を行い、前記埋込み層となる領
域にドーピング処理をした後それに連設する面にシリコ
ンをエピタキシャル成長させ、更にそれに連設する面に
前記位置合わせ用マークを正しい位置決めの根拠として
不純物領域を形成するためのレジストによるパターン処
理を行っ、て半導体装置を作る半導体装置の製造方法に
おいて、前記シリコン単結晶をスライスするに当たり、
前記シリコン基板を前記シリコン単結晶の（１００）面
に対しほぼ１度乃至４度未満の範囲に傾く方向にスライ
スして形成し、前記位置合わせ用マークを前記エピタキ
シャル成長に伴なう形状変形が可及的に起こらないよう
形成する。
スライスしてシリコン基板を形成し、該シリコン基板面
に位置合わせ用マークや埋込み層を形成するためにレジ
ストによるパターン処理を行い、前記埋込み層となる領
域にドーピング処理をした後それに連設する面にシリコ
ンをエピタキシャル成長させ、更にそれに連設する面に
前記位置合わせ用マークを正しい位置決めの根拠として
不純物領域を形成するためのレジストによるパターン処
理を行っ、て半導体装置を作る半導体装置の製造方法に
おいて、前記シリコン単結晶をスライスするに当たり、
前記シリコン基板を前記シリコン単結晶の（１００）面
に対しほぼ１度乃至４度未満の範囲に傾く方向にスライ
スして形成し、前記位置合わせ用マークを前記エピタキ
シャル成長に伴なう形状変形が可及的に起こらないよう
形成する。
単結晶の（１００）面に対し平行にスライスしたシリコ
ン基板に形成された位置合わせ用マークの段部側面は（
１１１）面や（１１１）面を含むためその方向にはエピ
タキシャル成長が起こらずまた、その近傍もエピタキシ
ャル成長が起こり難い。そのため、エピタキシャル成長
が進むにつれて前記位置合わせ用マークの形状が歪かん
でくる。
ン基板に形成された位置合わせ用マークの段部側面は（
１１１）面や（１１１）面を含むためその方向にはエピ
タキシャル成長が起こらずまた、その近傍もエピタキシ
ャル成長が起こり難い。そのため、エピタキシャル成長
が進むにつれて前記位置合わせ用マークの形状が歪かん
でくる。
また、シリコン単結晶の（１００）面に対し４度以上傾
く方向にスライスして形成したシリコン基板に位置合わ
せ用マークを形成した場合には、その段部側面の成長も
他部と同等に成長するため前記位置合わせ用マークはエ
ピタキシャル成長が進むに従い次第に小さ（なってしま
い、場合によっては消失してしまう。
く方向にスライスして形成したシリコン基板に位置合わ
せ用マークを形成した場合には、その段部側面の成長も
他部と同等に成長するため前記位置合わせ用マークはエ
ピタキシャル成長が進むに従い次第に小さ（なってしま
い、場合によっては消失してしまう。
これに対し、シリコン単結晶の（１００）面に対しほぼ
１度乃至４度未満の範囲に傾く方向にスライスして形成
したシリコン基板に位置合わせ用マークを形成した場合
には、その段部側面もほどよ（成長し最初の位置合わせ
用マークの形状を保ったまま成長する。そのため、前記
位置合わせ用マークの形状は殆ど変形することなく前記
エピタキシャル成長層の上に現れる。
１度乃至４度未満の範囲に傾く方向にスライスして形成
したシリコン基板に位置合わせ用マークを形成した場合
には、その段部側面もほどよ（成長し最初の位置合わせ
用マークの形状を保ったまま成長する。そのため、前記
位置合わせ用マークの形状は殆ど変形することなく前記
エピタキシャル成長層の上に現れる。
以下、本発明の実施例について、図面を参照しながら詳
述する。
述する。
第１図（ａ）、ら）は本発明に係る半導体装置の製造方
法を説明するための説明図である。
法を説明するための説明図である。
例えば、Ｂ ｉ ＣＭＯＳパワーＩＣ等を製造する場合
、第１図（ａ）に示すように単結晶シリコンインゴット
１の（１００）面に対しほぼ１度乃至４度未満の範囲に
傾く方向にスライスしてシリコン基板２を形成する。こ
れを平面に見た様子を第１図（ｂ）に示し、例えば、前
記インゴット１の（１００）面に対し傾けるスライス方
向の角度（以下オフ角と呼称する）を２度とすると、切
断面は（０１０）面や（００１）面等の原子面に対し２
度づつ傾く。
、第１図（ａ）に示すように単結晶シリコンインゴット
１の（１００）面に対しほぼ１度乃至４度未満の範囲に
傾く方向にスライスしてシリコン基板２を形成する。こ
れを平面に見た様子を第１図（ｂ）に示し、例えば、前
記インゴット１の（１００）面に対し傾けるスライス方
向の角度（以下オフ角と呼称する）を２度とすると、切
断面は（０１０）面や（００１）面等の原子面に対し２
度づつ傾く。
こうして切り出したシリコン基板の一面にコレクタとな
る埋込み層をエツチング法や酸化法にて形成する。また
、該シリコン基板面にはエミッタ領域やコレクタ領域を
パターニングする際に正しい位置の根拠とする位置合わ
せ用マークを併せて形成する。前記埋込み層にドーピン
グしてから、その上面に絶縁層となるシリコン層を温度
９５０”Ｃ−１２００°Ｃの雰囲気中でエピタキシャル
成長させる。次いで、その上面にマスクを置き、該マス
ク側に形成されている位置合わせ用マークと前記位置合
わせ用マークとを合わせエミッタ領域やコレクタ領域を
パターニングする。こうしたプロセスを進めて行き、Ｂ
１ＣＭＯＳパワーＩＣが作られる。
る埋込み層をエツチング法や酸化法にて形成する。また
、該シリコン基板面にはエミッタ領域やコレクタ領域を
パターニングする際に正しい位置の根拠とする位置合わ
せ用マークを併せて形成する。前記埋込み層にドーピン
グしてから、その上面に絶縁層となるシリコン層を温度
９５０”Ｃ−１２００°Ｃの雰囲気中でエピタキシャル
成長させる。次いで、その上面にマスクを置き、該マス
ク側に形成されている位置合わせ用マークと前記位置合
わせ用マークとを合わせエミッタ領域やコレクタ領域を
パターニングする。こうしたプロセスを進めて行き、Ｂ
１ＣＭＯＳパワーＩＣが作られる。
前述のように、前記シリコン基板は前記インゴット１の
（１００）面に対し例えば２度のオフ角を以てスライス
しているので、前記位置合わせ用マークの段部側面も（
１１１）面や（１１１）面に対し２度の傾きをもってい
る。そのため、第２図に示すように前記位置合わせ用マ
ークの段部側面もほどよくエピタキシャル成長しほぼ最
初の位置合わせ用マークの形状を保ったまま成長する。
（１００）面に対し例えば２度のオフ角を以てスライス
しているので、前記位置合わせ用マークの段部側面も（
１１１）面や（１１１）面に対し２度の傾きをもってい
る。そのため、第２図に示すように前記位置合わせ用マ
ークの段部側面もほどよくエピタキシャル成長しほぼ最
初の位置合わせ用マークの形状を保ったまま成長する。
従って、前記位置合わせ用マークの形状は殆ど変形する
ことなくエピタキシャル成長層の上に現れる。なお、オ
フ角がない場合には第３図に示すように位置合わせ用マ
ークの形状が変形してしまい、オフ角が４°を超えると
第４図に示すように位置合わせ用マークが縮小してしま
う。
ことなくエピタキシャル成長層の上に現れる。なお、オ
フ角がない場合には第３図に示すように位置合わせ用マ
ークの形状が変形してしまい、オフ角が４°を超えると
第４図に示すように位置合わせ用マークが縮小してしま
う。
以上詳細に説明したように、本発明によれば、位置合わ
せ用マークの形状を殆ど変形することなくエピタキシャ
ル成長させることができるため、製品を効率良く製造で
きる。また、製品の歩留りがよくなり、経済的に有利に
製品を提供できるようになる。
せ用マークの形状を殆ど変形することなくエピタキシャ
ル成長させることができるため、製品を効率良く製造で
きる。また、製品の歩留りがよくなり、経済的に有利に
製品を提供できるようになる。
第１図（ａ）、０））は本発明に係る半導体装置の製造
方法を説明するための説明図、 第２図は本発明によるエピタキシャル成長の様子を示す
断面図、 第３図はオフ角なしに切り出したシリコン基（反にエピ
タキシャル成長が進行して行く様子を示す断面図、 第４図はオフ角を４°以上にした場合に位置合わせ用マ
ークが縮小してしまう様子を示す断面図、第５図は従来
の半導体装置の製造プロセスの概略を示す説明図、 第６図は位置合わせ用マークの一例と位置合わせ用マー
クの歪みの様子を示す断面図である。 ・単結晶シリコンイ ンゴッ ト、 シリコン基板。
方法を説明するための説明図、 第２図は本発明によるエピタキシャル成長の様子を示す
断面図、 第３図はオフ角なしに切り出したシリコン基（反にエピ
タキシャル成長が進行して行く様子を示す断面図、 第４図はオフ角を４°以上にした場合に位置合わせ用マ
ークが縮小してしまう様子を示す断面図、第５図は従来
の半導体装置の製造プロセスの概略を示す説明図、 第６図は位置合わせ用マークの一例と位置合わせ用マー
クの歪みの様子を示す断面図である。 ・単結晶シリコンイ ンゴッ ト、 シリコン基板。
Claims (1)
- 【特許請求の範囲】 シリコン単結晶をスライスしてシリコン基板を形成し、
該シリコン基板面に位置合わせ用マークや埋込み層を形
成するためにレジストによるパターン処理を行い、前記
埋込み層となる領域にドーピング処理をした後それに連
設する面にシリコンをエピタキシャル成長させ、更にそ
れに連設する面に前記位置合わせ用マークを正しい位置
決めの根拠として不純物領域を形成するためのレジスト
によるパターン処理を行って半導体装置を作る半導体装
置の製造方法において、 前記シリコン単結晶をスライスするに当たり、前記シリ
コン基板を前記シリコン単結晶の（１００）面に対しほ
ぼ１度乃至４度未満の範囲に傾く方向にスライスして形
成し、前記位置合わせ用マークを前記エピタキシャル成
長に伴なう形状変形が可及的に起こらないよう形成した
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP89312689A JPH03173427A (ja) | 1989-12-01 | 1989-12-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP89312689A JPH03173427A (ja) | 1989-12-01 | 1989-12-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03173427A true JPH03173427A (ja) | 1991-07-26 |
Family
ID=18032243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP89312689A Pending JPH03173427A (ja) | 1989-12-01 | 1989-12-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03173427A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008152083A (ja) * | 2006-12-19 | 2008-07-03 | Sharp Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-12-01 JP JP89312689A patent/JPH03173427A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008152083A (ja) * | 2006-12-19 | 2008-07-03 | Sharp Corp | 半導体装置及びその製造方法 |
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