KR100275335B1 - 반도체 소자의 필드 산화막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 기판의 상부에 소정 두께의 도전층을 형성하고, 상기 도전층의 상부에 실리콘 질화막으로 된 절연막 패턴을 형성한 후, 열산화 공정을 실시하여 필드 산화막을 형성하고, 이후 필드 산화막을 리세스 하는 공정을 거친 후 질화막과 도전층을 제거하여 필드 산화막을 완성함으로써 종래의 공정에서 필드 산화막 형성에 따른 소자의 결정결함을 감소시킬 수 있고, 토폴로지를 개선하고, 액티브 영역을 증가시킬 수 있으며, 소자의 리프레쉬 특성을 향상시킬 수 있어 반도체 소자의 제조공정 수율 및 신뢰성을 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 필드 산화막 형성방법
본 발명은 반도체 소자의 필드 산화막 형성방법에 관한 것으로, 특히 반도체 기판상에 형성된 폴리실리콘층의 산화와 상기 반도체 기판의 부분적 산화에 의해 상기 반도체 기판상에 형성되는 필드 산화막의 형상을 개선하여 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 필드 산화막 형성방법에 관한 것이다.
종래의 반도체 소자의 필드 산화막 형성방법은 도 1에서와 같이, 격리 영역과 활성 영역이 정의된 반도체 기판(1)을 마련한다.
그리고, 상기 활성 영역의 반도체 기판(1)상에 절연막 패턴(3)을 형성한다.
이어, 상기 노출된 반도체 기판(1)을 산화하여 상기 격리 영역의 반도체 기판(1)에 필드 산화막(5)을 형성한다.
이때, 상기 절연막 패턴(3)은 실리콘 질화막으로 형성하고, 상기 필드 산화막(5) 형성시 버즈빅(Bird's beak)이 발생함에 따라 상기 활성 영역이 감소하게 되는 문제가 발생된다.
또한 상기 필드 산화막(5) 형성시 버즈빅이 발생되는 인근지역(도면의 A 부)에 산화막 성장으로 인한 결정구조가 비일치되는 결정결함의 발생과, 상기 반도체 기판(1)과 질화막 패턴(3)과의 스트레스로 인해 프랭켈 결함(Frenkel defect) 또는 디스로케이션(dislocation)에 의해 소자의 누설전류가 발생되는 문제점이 있다.
따라서 본 발명은 상기한 문제점을 해결하기 위하여 반도체 기판상에 폴리실리콘층을 형성함으로 필드 산화막의 취약한 부분을 후 공정으로 리세스(recess) 함으로써 필드 산화막의 토폴로지(Topology)를 개선하고, 이에 따라 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 필드 산화막 형성방법을 제공하는데 그 목적이 있다.
도 1 은 종래의 기술에 따른 반도체 소자의 필드 산화막 제조 공정단계를 도시한 단면도
도 2a 내지 도 2g 는 본 발명의 방법에 따른 반도체 소자의 필드 산화막 제조 공정단계를 도시한 단면도
<도면의 주요부분에 대한 부호의 설명>
1,11 : 반도체 기판 3,13 : 절연막(실리콘 질화막)
5,15 : 필드 산화막 12 : 폴리실리콘층
상기 목적을 달성하기 위한 본 발명의 방법은,
반도체 기판상에 도전층을 형성하는 단계와,
상기 도전층상에 격리 영역을 정의하는 절연막 패턴을 형성하는 단계와,
상기 절연막 패턴을 마스크로 열산화 공정에 의해 상기 격리 영역의 반도체 기판에 필드 산화막을 성장시키는 단계와,
상기 필드 산화막의 단차가 완화되도록 상기 필드 산화막을 선택 식각하는 단계와,
상부의 절연막 패턴을 제거하는 단계와,
상기 필드 산화막의 에지부분이 상기 반도체 기판과 도전층과의 경계부분에 위치하도록 상기 필드 산화막을 식각하는 단계와,
상기 도전층을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 대한 상세한 설명을 하기로 한다.
도 2a 내지 도 2g 는 본 발명의 실시 예에 따른 반도체 소자의 필드 산화막 형성방법을 도시한 공정 단면도이다.
이때 상기 폴리실리콘층(12)은 비정질(armorphous) 혹은 크리스탈라인(crystalline) 폴리실리콘을 300∼500Å 의 두께로 형성한다.
도 2b에서와 같이, 전체구조 상부에 질화막을 형성한 후, 상기 격리 영역의 실리콘 질화막을 마스크/식각 공정으로 식각하여 질화막 패턴(13)을 형성한다.
이때 상기 질화막 패턴(13)의 한계값(Critical Deminsion ; 이하 CD 라 칭함) (L) 즉, 상기 질화막 패턴(13)의 중앙 식각부위의 길이 (L) 은 상기 반도체 기판(11)상에 형성되어질 목표 필드 산화막(미도시)의 영역보다 더 크게 만들도록 하는데, 이는 추후의 필드 산화막의 단차를 완화시키기 위한 식각 공정인 리세스 과정에서 필드 산화막의 크기가 줄어들기 때문이다.
한편, 상기 질화막 패턴(13)의 CD (L)은 형성하고자 하는 필드 산화막의 목표 CD 와 상기 폴리실리콘층(12)의 두께로 조절할 수가 있다. 즉, 상기 질화막 패턴(13)의 CD 값(L)이 일정한 상태에서 필드 산화막의 목표 CD 값을 작게하기 위해서는 상기 폴리실리콘층(12)의 두께를 늘리면 되고, 상기 폴리실리콘층(12)의 두께가 일정하고, 필드 산화막의 목표 CD를 크게 하고자 할 경우에는 상기 질화막 패턴(13)의 CD (L)를 늘려주면 된다.
도 2c에서와 같이, 상기 질화막 패턴(13)을 포함한 전면을 열산화(thermal oxidation) 한다. 이때 상기 열산화 공정시 폴리실리콘층(12)의 두께에 상응하는 열산화 시간과 상기 반도체 기판(11)상에 원하는 필드 산화막의 목표두께에 상응하는 시간이 더해지는 범위내에서 열산화 시간을 결정한다.
상기와 같이 하여 열산화가 끝났을 때에는 필드 산화막(15)이 폴리실리콘층(12)과 실리콘 기판(11)층에 동시에 성장된다.
도 2d에서와 같이, 상기 필드 산화막(15)을 블랭킷(Blanket) 식각으로 식각하여 상기 열적으로 성장된 필드 산화막(15)이 리세스 되므로 상기 필드 산화막(15)의 상부로 돌출 되어 나온 부분을 좀 더 완만한 토폴로지를 갖도록 한다.
도 2e에서와 같이, 상기 질화막 패턴(13)을 제거한다.
도 2f에서와 같이, 상기 필드 산화막(15)을 블랭킷 식각으로 상기 필드 산화막(15)의 에지(Edge) 부분이 상기 폴리실리콘층(12)과 반도체 기판(11)과의 경계부분에 위치하도록 한다.
그리고, 상기 반도체 기판(11)상의 폴리실리콘층(12)을 플라즈마 식각하여 제거한다.
이때 상기 필드 산화막(15)의 CD 는 L 이 된다.
이상 상술한 바와같이, 본 발명의 방법에 따라 반도체 기판상에 폴리실리콘층을 형성하고, 상기 폴리실리콘층상에 절연막 패턴을 형성한 후, 열산화 공정을 실시하여 필드 산화막을 형성하고, 상기 필드 산화막을 리세스 하는 공정을 거친 다음 상기 절연막 패턴과 폴리실리콘층을 제거하여 필드 산화막을 형성하므로 종래의 공정에서 필드 산화막 형성에 따른 소자의 결정결함을 감소시킬 수 있고, 토포로지를 개선하고, 활성 영역을 증가시킬 수 있으며, 소자의 리프레쉬 특성을 향상시켜 반도체 소자의 제조공정 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (8)

  1. 반도체 기판상에 도전층을 형성하는 단계와,
    상기 도전층사에 격리 영역을 정의하는 절연막 패턴을 형성하는 단계와,
    상기 절연막 패턴을 마스크로 열산화 공정에 의해 상기 격리 영역의 반도체 기판에 필드 산화막을 성장시키는 단계와,
    상기 필드 산화막의 단차가 완화되도록 상기 필드 산화막을 선택 식각하는 단계와,
    상기 절연막 패턴을 제거하는 단계와,
    상기 필드 산화막의 에지부분이 상기 반도체 기판과 도전층과의 경계부분에 위치하도록 상기 필드 산화막을 식각하는 단계와,
    상기 도전층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  2. 제 1 항에 있어서,
    상기 도전층은 비정질 또는 크리스탈라인 폴리실리콘으로 형성함을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  3. 제 1 항에 있어서,
    상기 도전층의 두께는 300∼500Å 인 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  4. 제 1 항에 있어서,
    상기 절연막은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  5. 제 1 항에 있어서,
    상기 절연막 패턴의 CD 는 형성하고자 하는 필드 산화막의 목표 CD 보다 크게 형성함을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  6. 제 1 항에 있어서,
    상기 절연막 패턴의 CD 가 일정한 상태에서 필드 산화막의 목표 CD를 작게 하기 위해 상기 도전층의 두께를 늘리는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  7. 제 1 항에 있어서,
    상기 도전층의 두께가 일정한 상태에서, 상기 필드 산화막의 목표 CD를 크게 하고자 할 경우 절연막 패턴의 CD를 늘려주는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  8. 제 1 항에 있어서,
    상기 열산화 시간은 도전층의 두께에 상응하는 열산화 시간과 상기 필드 산화막의 목표두께에 상응하는 시간이 더해지는 범위내에서 결정하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
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