KR100364418B1 - 반도체소자제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 실리콘 기판을 식각하는 공정과; 이후 질화막을 증착하고 식각하여 질화막 스페이서를 형성하는 공정과; 이후 실리콘 기판과 질화막 스페이서위에 선택적으로 산화막을 증착하는 공정과; 이후 질화막 스페이서를 제거하는 공정과; 이후 산화막을 완충막으로 이용하여 실리콘 기판을 식각하는 공정과: 이후 절연막을 증착하고 에치백하는 공정으로 제조를 완료함으로써, 마스크 롬과 같은 소자 격리 구조에서 소자 격리폭을 최소화하여 고집적의 셀을 구현할 수 있는 장점이 있다.
또한, 평탄화 측면에서도 종래의 로커스에 의한 소자 격리 구조보다 유리한 효과를 갖는 장점이 있다.

Description

반도체 소자 제조 방법
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 마스크 롬 셀의 소자격리시 질화막 스페이서를 이용함으로써 격리폭을 최소화하고 고집적화를 이루는데 적당하도록 한 반도체 소자 제조 방법에 관한 것이다.
먼저, 제1도를 참조하여 종래의 소자 격리 구조에 관해 설명한다.
종래에는 실리콘 기판(1)위에 얇은 산화막과 두꺼운 질화막을 형성하고 포토 공정 및 식각 공정을 하여 패턴을 정의(Define)한 다음, 고온에서 장시간 산화공정을 하여 질화막이 형성된 부분과 형성되지 않은 부분에 선택적으로 산화한다.
상기와 같은 선택적인 산화로, 질화막이 존재했던 부분은 산화막이 형성되지 않아 액티브 영역으로 사용되고, 질화막이 존재하지 않았던 부분은 산화막이 두껍게 형성되어 필드 산화막(4)으로 사용된다.
종래에는 상기의 로커스(LOCOS)공정으로 필드 산화막(4)을 형성하여 소자를 격리하여 왔는데, 상술한 바와 같이 포토 공정과 식각 공정을 거친 다음 액티브 영역과 필드 산화막 영역을 구분해야 하기때문에 소자의 미세화를 이루는데에 한계가 있을 뿐만 아니라, 버드빅(Bird'beak)등으로 인해 액티브의 면적이 감소되고 액틱브 영역과 필드 산화막의 계면의 스트레스로 인하여 막질에 손상을 가하는 문제점을 가지게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안된 것으로, 마스크 롬(Mask Rom)과 같은 소자 격리 구조에서 격리폭을 최소화함으로써 고집적의 셀 구현에 유리하도록 한 반도체 소자 제조 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법은 실리콘 기판을 식각하는 공정과; 이후 질화막을 증착하고 식각하여 질화막 스페이서를 형성하는 공정과; 이후 실리콘 기판과 질화막 스페이서위에 선택적으로 산화막을 증착하는 공정과; 이후 질화막 스폐이서를 제거하는 공정과; 이후 산화막을 완충막으로 이용하여 실리콘 기판을 식각하는 공정과; 이후 고온저압산화막을 증착하고 에치백을 함으로써 공정 진행이 완료된다.
상기 공정 결과, 고집적의 셀을 구현할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명에 의한 소자의 격리구조는 제2도에 도시된 바와 같이 실리콘 기판(11)에 트랜치 형성 기술을 이용하여 고온저압산화(14)막을 형성함으로써, 액티브 영역과 필드 산화막으로 구분되는 소자 격리구조를 이루게 된다.
그러면, 본 발명에 따른 소자 격리 구조의 제조 공정을 제3도를 참조하여 살펴보면 다음과 같다.
제3도의 (가)에 도시된 바와 같이 실리콘 기판(11)을 식각하여 준다.
이후,제3도의 (나)에 도시된 바와 같이 질화막을 증착한 다음 실리콘 기판의 단차를 이용하여 식각함으로써 질화막 스폐이서(12)를 형성한다.
상기 공정 후, 제3도의 (다)에 도시된 바와 같이 산화 공정으로 실리콘 기판(11)과 질화막 스페이서(12)위에 선택적으로 산화막(13)을 형성시킨다.
상기 공정 후, 제3도의 (라)에 도시된 바와 같이 질화막 스페이서(12)를 제거한다.
상기 질화막 스페이서(12) 제거 후, 제3도의 (마)에 도시된 바와 같이 산화막(l3)을 완충막으로 하여 식각함으로써 실리콘 기판(11)에 트랜치(Trench)를 형성한다.
마지막으로, 제3도의 (바)에 도시된 바와 같이 절연막으로 고온저압산화막(HLD)(14)을 증착하고 에치백(Etch back)함으로써 공정진행을 완료한다.
상술한 바와 같이 본 발명에 의하면, 마스크 롬과 같은 소자 격리 구조에서소자 격리폭을 최소화함으로써 고집적의 셀을 구현할 수 있는 장점이 있다.
또한, 평탄화 측면에서도 종래의 로커스(LOCOS)에 의한 소자 격리 구조보다 유리한 효과를 갖는 장점이 있다.
제1도는 종래 기술에 의한 소자 격리를 도시한 단면도.
제2도는 본 발명에 따른 소자 격리를 도시한 단면도.
제3도는 본 발명에 따른 소자 격리의 공정 수순도.
***도면의 주요 부분에 대한 부호의 설명***
11 : 실리콘 기판 12 : 질화막 스페이서
13 : 산화막 14 : 고온저압산화막(HLD)

Claims (4)

  1. 실리콘 기판을 식각하는 공정과; 이후 질화막을 증착하고 식각하여 질화막 스페이서를 형성하는 공정과; 이후 상기 실리콘 기판과 질화막 스페이서 위에 선택적으로 산화막을 증착하는 공정과; 이후 상기 질화막 스페이서를 제거하는 공정과; 이후 상기 산화막을 완충막으로 이용하여 상기 실리콘 기판을 식각하는 공정과; 이후 고온저압산화막을 증착하고 에치백하는 공정으로 제조되는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1항에 있어서, 질화막 스페이서는 실리콘 기판의 단차를 이용하여 제조되는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1항에 있어서, 고온저압산화막은 트랜치를 형성한 다음 증착하고 에치백하여 제조되는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제3항에 있어서, 트랜치 형성시 산화막을 완충막으로 하여 제조되는 것을 특징으로 하는 반도체 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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KR950007139A (ko) * 1993-08-19 1995-03-21 문정환 반도체 박막트랜지스터(tft) 제조방법

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