KR0124482B1 - 반도체소자의 소자분리 산화막 제조방법 - Google Patents
반도체소자의 소자분리 산화막 제조방법Info
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Abstract
본 발명은 반도체소자의 소자분리산화막 제조방법에 관한 것으로, 종래 기술에서 소자분리산화막과 함께 성장되는 버즈빅의 크기를 줄이기 위하여, 반도체기판 상부에 산화막패턴과 질화막패턴을 형성하는 동시에 상기 반도체기판을 노출시키고 상기 산화막패턴과 질화막패턴의 측벽에 제1다결정실리콘막 스페이서를 형성한 다음, 상기 노출된 반도체기판을 일정두께 등방성식각하여 상기 제1다결정실리콘 스페이서의 하부에 언더컷이 발생하고 일정두께의 제2다결정실리콘막을 증착한 다음, 산화공정으로 소자분리산화막을 성장시켜 버지빅의 발생부위를 다결정실리콘으로 두텁게 형성하게 소자분리산화막 성장시 버즈빅의 성장을 최소한으로 함으로써 활성영역을 확장시키고, 소자분리영역을 확장시켜 소자동작시 발생되는 접합누설을 감소시키는 동시에 펀치쓰로우 전압을 증가시켜 반도체소자의 신뢰성을 향상시키는 기술이다.
Description
제1도 내지 제5도는 본 발명의 실시예에 의해 반도체소자의 소자분리산화막 제조공장을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 소자분리 마스크
3 : 질화막패턴 4 : 질화막
5 : 제1다결정실리콘막 스페이서 7 : 제2다결정실리콘막
8 : 소자분리산화막
본 발명은 반도체소자의 소자분리산화막 제조방법에 관한 것으로, 특히 반도체기판 상부에 소자분리 마스크를 사용하여 형성한 스페이스를 이용하여 반도체기판을 등방성식각하고 소자분리산화막을 형성함으로써 버즈빅(bird's beak)의 크기를 감소시킬 수 있는 기술에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자의 디맨젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리역역(isolation region)의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
소자분리산화막을 제조하는 기술로서는 절연물 분리방식의 로코스(LOCOS : LOcal Oxidation of Silicon), 실리콘기판위에 산화막, 다결정실리콘, 질화막순으로 적층한 구조인 PBL(Poly-Buffered LOCOS, 이하에서 PBL이라 함), 트렌치(trench), 스와미(SWAMI : SideWall Masked Isolation)등이 있다.
종래기술에 의한 LOCOS 기술을 미세화할 때 공정상 또는 전기적인 문제가 발생한다.
그중의 하나는 소자분리산화막 산화막 형성공정시 버즈빅이 동시에 성장된다는 것이며, 상기 버즈빅은 소자분리산화막 기술평가의 한 방법으로써, 분리영역의 면적을 실제 디자인상의 디맨젼보다 증가시키는 효과를 일으켜 디자인상의 문제점으로 대두된다.
따라서, 본 발명은 종래기술에서 소자분리 산화막 형성공정시 성장되는 버즈빅의 크기를 줄이기 위하여, 반도체기판의 예정된 부위를 노출시키고 다결정실리콘막 스페이서를 형성한 다음, 상기 노출된 반도체기판을 등방성식각하여 언더컷을 형성하고 소자분리화학막을 성장시킴으로써 반도체소자의 소자분리산화막 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명의 특징은, 방도체기판 상부에 일정두께의 산화막을 성장시키고 그 상부에 질화막을 일정두께 증착한 다음, 그 상부에 소자분리 마스크를 형성하는 공정과, 상기 소자분리 마스크를 이용하여 상기 질화막과 산화막을 식각하여 상기 반도체기판을 노출시키고 질화막패턴과 산화막패턴을 형성하는 공정과, 상기 질화막패턴과 산화막패턴의 측벽에 제1다결정실리콘막 스페이서를 형성하는 공정과, 상기 노출된 반도체기판을 등방성식각하여 상기 제1다결정실리콘막 스페이서의 하부에 언더컷을 형성하는 공정과, 전체상부에 일정두께의 제2다결정실리콘막을 증착하고 소자분리 산화막을 성장시키는 공정을 포함하는데 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도 내지 제5도는 본 발명의 실시예로서 반도체소자의 소자분리산화막 제조공정을 도시한 단면도이다.
제1도는 반도체기판(1) 상부에 산화막을 일정두께, 성장시키고 상기 산화막(2)의 상부에 질화막을 일정두께 증착한 다음, 전체구조상부에 감광막을 이용하여 소자분리 마스크(4)를 형성하고 상기 소자분리 마스크(4)를 이용하여 상기 질화막과 산화막을 순차적으로 식각함으로써 상기 반도체기판(1)을 노출시키는 동시에 질화막패턴(3)과 산화막패턴(2)을 형성한 것을 도시한 단면도로도서, 같이 반도체기판(1)은 실리콘기판을 사용한다. 여기서, 상기 산화막과 질화막의 이중구조 대신에 산화막, 다결정실리콘막 및 질화막의 삼중구조로 형성할 수도 있다.
제2도는 상기 소자분리 마스크(4)를 제거하고 상기 질화막패턴(3)과 산화막패턴(2)의 측벽에 제1다결정실리콘막 스페이서(5)를 형성한 것을 도시한 단면도이다.
제3도는 상기 반도체기판(1) 상부 구조물을 마스크로 사용하여 상기 노출된 반도체기판(1)을 일정두께 등방성식각한 것을 도시한 단면도로서, 상기 등방성식각공정시 상기 제1다결정실리콘막 스페이서(5)의 하부로 언더컷(under cut)이 발생된 것을 도시한다.
제4도는 전체구조상부에 제2다결정실리콘막(7)을 일정두께 증착한 것을 도시한 단면도로서, 그리고, 상기제2다결정실리콘막(7) 증착시 상기 언더컷이 발생된 부위에는 많은 양의 다결정실리콘막이 증착된 것을 도시한다.
제5도는 소자분리산화막(8)을 성장시킨 것을 도시한 단면도로서, 상기 노출된 제2다결정실리콘막(8)보다 상기 반도체기판(1)에서 더 많은 소자분리 산화막(8)이 성장되어 소자분리영역이 확장되고, 상기 언더컷이 형성된 상기 제1다결정실리콘막 스페이서(5)의 하부와 제1다결정실리콘막 스페이서(5)로 인하여 상기 소자분리산화막(8) 형성공정시 버즈빅의 크기가 작게 형성되어 상대적으로 활성영역을 확장시킨 것을 도시한다.
상기한 본 발명에 의하면, 소잡누리산화막 형성공정시 발생되는 버즈빅의 길이가 종래보다 적어져 활성 영역이 확장되고, 소자분리영역이 확장되어 소자동작시 접합누설이 감소되며 펀치쓰루우(punchthrough) 전압은 증가하게 됨으로써 반도체소자의 신뢰성을 향상시킨다.
Claims (2)
- 반도체소자의 소자분리산화막 제조방법에 있어서, 반도체기판 상부에 일정두께의 산화막을 성장시키고 그 상부에 질화막을 일정두께 증착한 다음, 그 상부에 소자분리 마스크를 형성하는 공정과, 상기 소자분리 마스크를 이용하여 상기 질화막과 산화막을 식각하여 상기 반도체기판을 노출시키고 질화막패턴 산화막패턴을 형성하는 공정과 상기 질화막패턴과 측벽에 제1다결정실리콘막 스페이서를 형성하는 공정과, 상기 노출된 반도체기판을 등방성식각하여 상기 제1다결정실리콘막 스페이서의 하부에 언더컷을 형성하는 공정과, 전체구조상부에 일정두께의 제2다결정실리콘막을 증착하고 소자분리산화막을 성장시키는 공정을 포함하는 반도페소자의 소자분리산화막 제조방법.
- 제1항에 있어서, 상기 산화막과 질화막의 이중구조를 산화막, 다결정실리콘막 및 질화막의 삼중구조로 형성하는 것을 특징으로 하는 반도체소자의 소자분리산화막 제조방법.
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