KR0124482B1 - 반도체소자의 소자분리 산화막 제조방법 - Google Patents
반도체소자의 소자분리 산화막 제조방법Info
- Publication number
- KR0124482B1 KR0124482B1 KR1019940011175A KR19940011175A KR0124482B1 KR 0124482 B1 KR0124482 B1 KR 0124482B1 KR 1019940011175 A KR1019940011175 A KR 1019940011175A KR 19940011175 A KR19940011175 A KR 19940011175A KR 0124482 B1 KR0124482 B1 KR 0124482B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- film
- nitride film
- device isolation
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000002955 isolation Methods 0.000 title claims description 30
- 238000000034 method Methods 0.000 title claims description 13
- 150000004767 nitrides Chemical class 0.000 claims abstract description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 230000008016 vaporization Effects 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
본 발명은 반도체소자의 소자분리산화막 제조방법에 관한 것으로, 종래 기술에서 소자분리산화막과 함께 성장되는 버즈빅의 크기를 줄이기 위하여, 반도체기판 상부에 산화막패턴과 질화막패턴을 형성하는 동시에 상기 반도체기판을 노출시키고 상기 산화막패턴과 질화막패턴의 측벽에 제1다결정실리콘막 스페이서를 형성한 다음, 상기 노출된 반도체기판을 일정두께 등방성식각하여 상기 제1다결정실리콘 스페이서의 하부에 언더컷이 발생하고 일정두께의 제2다결정실리콘막을 증착한 다음, 산화공정으로 소자분리산화막을 성장시켜 버지빅의 발생부위를 다결정실리콘으로 두텁게 형성하게 소자분리산화막 성장시 버즈빅의 성장을 최소한으로 함으로써 활성영역을 확장시키고, 소자분리영역을 확장시켜 소자동작시 발생되는 접합누설을 감소시키는 동시에 펀치쓰로우 전압을 증가시켜 반도체소자의 신뢰성을 향상시키는 기술이다.
Description
제1도 내지 제5도는 본 발명의 실시예에 의해 반도체소자의 소자분리산화막 제조공장을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 소자분리 마스크
3 : 질화막패턴 4 : 질화막
5 : 제1다결정실리콘막 스페이서 7 : 제2다결정실리콘막
8 : 소자분리산화막
본 발명은 반도체소자의 소자분리산화막 제조방법에 관한 것으로, 특히 반도체기판 상부에 소자분리 마스크를 사용하여 형성한 스페이스를 이용하여 반도체기판을 등방성식각하고 소자분리산화막을 형성함으로써 버즈빅(bird's beak)의 크기를 감소시킬 수 있는 기술에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자의 디맨젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리역역(isolation region)의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
소자분리산화막을 제조하는 기술로서는 절연물 분리방식의 로코스(LOCOS : LOcal Oxidation of Silicon), 실리콘기판위에 산화막, 다결정실리콘, 질화막순으로 적층한 구조인 PBL(Poly-Buffered LOCOS, 이하에서 PBL이라 함), 트렌치(trench), 스와미(SWAMI : SideWall Masked Isolation)등이 있다.
종래기술에 의한 LOCOS 기술을 미세화할 때 공정상 또는 전기적인 문제가 발생한다.
그중의 하나는 소자분리산화막 산화막 형성공정시 버즈빅이 동시에 성장된다는 것이며, 상기 버즈빅은 소자분리산화막 기술평가의 한 방법으로써, 분리영역의 면적을 실제 디자인상의 디맨젼보다 증가시키는 효과를 일으켜 디자인상의 문제점으로 대두된다.
따라서, 본 발명은 종래기술에서 소자분리 산화막 형성공정시 성장되는 버즈빅의 크기를 줄이기 위하여, 반도체기판의 예정된 부위를 노출시키고 다결정실리콘막 스페이서를 형성한 다음, 상기 노출된 반도체기판을 등방성식각하여 언더컷을 형성하고 소자분리화학막을 성장시킴으로써 반도체소자의 소자분리산화막 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명의 특징은, 방도체기판 상부에 일정두께의 산화막을 성장시키고 그 상부에 질화막을 일정두께 증착한 다음, 그 상부에 소자분리 마스크를 형성하는 공정과, 상기 소자분리 마스크를 이용하여 상기 질화막과 산화막을 식각하여 상기 반도체기판을 노출시키고 질화막패턴과 산화막패턴을 형성하는 공정과, 상기 질화막패턴과 산화막패턴의 측벽에 제1다결정실리콘막 스페이서를 형성하는 공정과, 상기 노출된 반도체기판을 등방성식각하여 상기 제1다결정실리콘막 스페이서의 하부에 언더컷을 형성하는 공정과, 전체상부에 일정두께의 제2다결정실리콘막을 증착하고 소자분리 산화막을 성장시키는 공정을 포함하는데 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도 내지 제5도는 본 발명의 실시예로서 반도체소자의 소자분리산화막 제조공정을 도시한 단면도이다.
제1도는 반도체기판(1) 상부에 산화막을 일정두께, 성장시키고 상기 산화막(2)의 상부에 질화막을 일정두께 증착한 다음, 전체구조상부에 감광막을 이용하여 소자분리 마스크(4)를 형성하고 상기 소자분리 마스크(4)를 이용하여 상기 질화막과 산화막을 순차적으로 식각함으로써 상기 반도체기판(1)을 노출시키는 동시에 질화막패턴(3)과 산화막패턴(2)을 형성한 것을 도시한 단면도로도서, 같이 반도체기판(1)은 실리콘기판을 사용한다. 여기서, 상기 산화막과 질화막의 이중구조 대신에 산화막, 다결정실리콘막 및 질화막의 삼중구조로 형성할 수도 있다.
제2도는 상기 소자분리 마스크(4)를 제거하고 상기 질화막패턴(3)과 산화막패턴(2)의 측벽에 제1다결정실리콘막 스페이서(5)를 형성한 것을 도시한 단면도이다.
제3도는 상기 반도체기판(1) 상부 구조물을 마스크로 사용하여 상기 노출된 반도체기판(1)을 일정두께 등방성식각한 것을 도시한 단면도로서, 상기 등방성식각공정시 상기 제1다결정실리콘막 스페이서(5)의 하부로 언더컷(under cut)이 발생된 것을 도시한다.
제4도는 전체구조상부에 제2다결정실리콘막(7)을 일정두께 증착한 것을 도시한 단면도로서, 그리고, 상기제2다결정실리콘막(7) 증착시 상기 언더컷이 발생된 부위에는 많은 양의 다결정실리콘막이 증착된 것을 도시한다.
제5도는 소자분리산화막(8)을 성장시킨 것을 도시한 단면도로서, 상기 노출된 제2다결정실리콘막(8)보다 상기 반도체기판(1)에서 더 많은 소자분리 산화막(8)이 성장되어 소자분리영역이 확장되고, 상기 언더컷이 형성된 상기 제1다결정실리콘막 스페이서(5)의 하부와 제1다결정실리콘막 스페이서(5)로 인하여 상기 소자분리산화막(8) 형성공정시 버즈빅의 크기가 작게 형성되어 상대적으로 활성영역을 확장시킨 것을 도시한다.
상기한 본 발명에 의하면, 소잡누리산화막 형성공정시 발생되는 버즈빅의 길이가 종래보다 적어져 활성 영역이 확장되고, 소자분리영역이 확장되어 소자동작시 접합누설이 감소되며 펀치쓰루우(punchthrough) 전압은 증가하게 됨으로써 반도체소자의 신뢰성을 향상시킨다.
Claims (2)
- 반도체소자의 소자분리산화막 제조방법에 있어서, 반도체기판 상부에 일정두께의 산화막을 성장시키고 그 상부에 질화막을 일정두께 증착한 다음, 그 상부에 소자분리 마스크를 형성하는 공정과, 상기 소자분리 마스크를 이용하여 상기 질화막과 산화막을 식각하여 상기 반도체기판을 노출시키고 질화막패턴 산화막패턴을 형성하는 공정과 상기 질화막패턴과 측벽에 제1다결정실리콘막 스페이서를 형성하는 공정과, 상기 노출된 반도체기판을 등방성식각하여 상기 제1다결정실리콘막 스페이서의 하부에 언더컷을 형성하는 공정과, 전체구조상부에 일정두께의 제2다결정실리콘막을 증착하고 소자분리산화막을 성장시키는 공정을 포함하는 반도페소자의 소자분리산화막 제조방법.
- 제1항에 있어서, 상기 산화막과 질화막의 이중구조를 산화막, 다결정실리콘막 및 질화막의 삼중구조로 형성하는 것을 특징으로 하는 반도체소자의 소자분리산화막 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940011175A KR0124482B1 (ko) | 1994-05-23 | 1994-05-23 | 반도체소자의 소자분리 산화막 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940011175A KR0124482B1 (ko) | 1994-05-23 | 1994-05-23 | 반도체소자의 소자분리 산화막 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950034668A KR950034668A (ko) | 1995-12-28 |
| KR0124482B1 true KR0124482B1 (ko) | 1997-12-10 |
Family
ID=19383584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940011175A KR0124482B1 (ko) | 1994-05-23 | 1994-05-23 | 반도체소자의 소자분리 산화막 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0124482B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990057375A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 반도체 소자의 소자분리막 형성방법 |
| KR20020096137A (ko) * | 2001-06-18 | 2002-12-31 | 주식회사 하이닉스반도체 | 반도체 소자의 격리막 제조방법 |
-
1994
- 1994-05-23 KR KR1019940011175A patent/KR0124482B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950034668A (ko) | 1995-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5192706A (en) | Method for semiconductor isolation | |
| US5292684A (en) | Semiconductor device with improved contact and method of making the same | |
| US4775644A (en) | Zero bird-beak oxide isolation scheme for integrated circuits | |
| KR0124482B1 (ko) | 반도체소자의 소자분리 산화막 제조방법 | |
| US6768130B2 (en) | Integration of semiconductor on implanted insulator | |
| KR940009579B1 (ko) | 반도체장치의 제조방법 | |
| KR100209714B1 (ko) | 반도체소자의 격리막 및 이의 형성방법 | |
| KR100198620B1 (ko) | 트렌치를 이용한 소자 격리막 형성방법 | |
| KR0154140B1 (ko) | 반도체소자의 소자분리막 제조방법 | |
| KR0176198B1 (ko) | 반도체 장치의 소자분리막 형성방법 | |
| KR100303438B1 (ko) | 반도체장치의소자분리방법 | |
| KR100328707B1 (ko) | 반도체장치의 소자격리 방법 | |
| KR100416813B1 (ko) | 반도체소자의필드산화막형성방법 | |
| KR100224783B1 (ko) | 반도체 소자의 소자 분리막 형성방법 | |
| KR0179790B1 (ko) | 반도체 소자의 격리막 제조방법 | |
| KR0165488B1 (ko) | 반도체 소자의 스페이서 형성방법 | |
| KR980012255A (ko) | 반도체장치의 소자분리 방법 | |
| KR20000003647A (ko) | 반도체 소자의 소자분리절연막 형성방법 | |
| KR100226779B1 (ko) | 반도체 소자의 격리영역 형성방법 | |
| KR100422960B1 (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| KR100256268B1 (ko) | 반도체 소자의 분리막 형성 방법 | |
| KR20000043906A (ko) | 반도체 소자의 제조 방법 | |
| KR100190036B1 (ko) | 반도체 소자의 분리 방법 | |
| KR0167260B1 (ko) | 반도체 소자의 격리구조 제조방법 | |
| KR940001254B1 (ko) | 폴리실리콘을 이용한 반도체 소자의 분리(isolation) 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |