KR940009579B1 - 반도체장치의 제조방법 - Google Patents
반도체장치의 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
제 1a 도 내지 제 1c 도는 종래 SEG 기술을 이용한 소자분리영역의 형성공정을 도시한 공정순서도.
제 2a 도 내지 제 2e 도는 본 발명에 따른 반도체장치의 소자분리영역의 형성공정을 도시한 공정순서도.
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 소자분리영역을 최소화 할 수 있는 반도체장치의 소자분리방법에 관한 것이다.
최근 반도체 제조기술의 발달과 메모리소자의 응용분야가 확장되어감에 따라 대용량의 메모리소자의 개발이 진행되고 있는데, 이러한 메모리소자의 대용량화는 각 세대마다 4배로 진행하는 미세프로세스 기술을 기본으로 한 메모리 셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자분리영역의 축소는 메모리소자의 미세화 기술에 있어서 중요한 항목 중의 하나이다. 소자분리 기술로서 최근에까지 주종을 이루고 있었던 기술에는 반도체기판상에 선택적으로 두꺼운 산호막을 성장시켜 분리영역으로 사용하는 LOCOS(LOCal Oxidation of Silicon)법이 있다. 그러나 상기 LOCOS 기술의 소자분리 구조에서는 불순물의 측면확산 및 버즈 비크(bird's beak) 현상등에 의해 소자 설계치수가 서브마이크론(sudmicron)으로 줄어드는 대용량의 메모리소자에 있어서는 분리 영역의 폭을 감소시키는데 제한이 따르게 된다. 이에 따라서 상기 문제들을 해결하기 위해 새로운 기술로서 반도체기판상의 홈을 형성하여 절연물을 매립하는 BOX(Buried OXide isolation) 기술이 사용되기도 하였다. 그러나 상기 BOX 기술은 반도체기판상에 홈을 형성하기 위한 식각 기술 및 상기 홈을 절연물로 매립하는데 많은 어려움이 따른다. 그리하여 이러한 상기 문제들을 유발시키지 않고 소자분리를 할 수 있는 SEG(Selective Epitaxial Growth)기술이 제안되었다.
제 1a 도 내지 제 1c 도는 종래 SEG 기술을 이용한 소자분리영역의 형성공정을 도시한 공정 순서도이다.
제 1a 도를 참조하면, 반도체기판(100)상에 소자분리영역의 절연물로 사용하기 위한 산화막(11)을 소정의 두께로 형성하고, 상기 산화막(11)위에 포토레지스트 도포, 마스크 노광 및 현상등의 공정을 거쳐 포토레지스트 패턴(15)을 형성하여 소자형성영역과 소자분리영역을 정의한다.
제 1b 도를 참조하면, 상기 포토레지스트 패턴을 적용하여 상기 산화막(11)을 건식식각하여 소자형성영역에 대응되는 반도체기판을 노출시키고, 상기 포토레지스트 패턴을 제거한다. 여기서, 상기 식각공정을 통하여 패터닝된 산화막(11)은 소자분리영역으로 사용된다. 이때 패터닝된 산화막의 내벽은 건식식각으로 인하여 매끄럽지 못하고 거칠게 된다. 이것은 포토레지스트 패터닝이 광에 노출시키는 과정으로 광은 파장의 성격을 갖고 있어 파의 모양의 그대로 전사되어 건식식각시 산화막 벽면이 거칠어지게 된다.
제 1c 도를 참조하면, 상기 제 1b 도 공정을 통하여 노출된 반도체기판위에 상기 산화막(11)의 소정 두께로 에피택셜층(19)을 성장시킨다.
상술한 종래 SEG 기술을 이용한 소자 분리법은 종래 LOCOS 기술에서 문제시 되던 버즈 비크 형상을 제거함과 동시에 대용량의 메모리소자에 있어서 상기 소자분리영역의 폭을 감소시킬 수 있는 장점이 있다. 또한 종래 BOX 기술처럼 소자분리영역의 형성을 위하여 기판의 식각 및 절연물의 매립등의 복잡하고 까다로운 공정을 실시해야 하는 대신, SEG 기술에서는 산화막 패턴만을 형성하여 소자분리영역으로 사용함으로써 공정을 간단하게 할 수 있다. 그러나 상술한 바와같은 여러 가지 장점에도 불구하고 상기 SEG 기술을 이용한 소자분리방법에서는 소자형성영역으로 사용되는 에피택셜층 성장시 상기 에피택셜층과 상기 소자분리영역의 산화막의 경계면이 상기 산화막의 건식식각으로 인하여 거칠어지기 때문에 결함이 발생되어 매우 불안정한 상태가 된다. 또한 이러한 상기 에피택셜층과 상기 산화막의 경계면에 발생하는 결함은 소자동작시 누설전류의 주요 원인이 되어 실제 생산 공정상에 SEG 기술을 적용하는 것이 불가능하다.
따라서, 본 발명의 목적은 상기한 바와 같은 종래기술의 문제들을 해결하기 위하여 산화막의 식각 공정후 상기 산화막의 측면에, 표면이 매끄러운 스페이서(spacer)를 형성하여 계면 결함의 발생을 방지할 수 있는 반도체장치의 소자분리방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 소자분리방법은, 반도체기판상에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막을 식각하여 상기 반도체기판의 소자형성영역을 노출시키는 공정과, 상기 식각된 제 1 절연막의 내벽에 표면이 매끄러운 스페이서를 형성하는 공정과, 상기 노출된 반도체기판을 통하여 에피택셜층을 선택적으로 성장시키는 공정을 구비하여 이루어지는 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명을 좀 더 자세하게 설명하고자 한다.
제 2a 도 내지 제 2e 도는 본 발명에 따른 반도체장치의 소자분리영역의 형성공정을 도시한 공정순서도이다.
먼저 제 2a 도를 참조하면, 반도체기판(100)상에 소자분리영역의 절연물로 사용하기 위한 제 1 산화막(11)을 소정의 두께로 형성하고, 상기 제 1 산화막(11)위에 포토레지스트 도포, 마스크 노광 및 현상등의 공정을 거쳐 포토레지스트 패턴(15)을 형성하여 소자분리영역과 소자형성영역을 정의한다.
제 2b 도를 참조하면, 상기 포토레지스트 패턴을 적용하여 상기 제 1 산화막(11)을 건식식각방법으로 식각하여 소자형성영역에 대응되는 반도체기판을 노출시키고 상기 포토레지스트 패턴을 제거한다. 여기서 상기 식각공정을 통하여 패터닝된 제 1 산화막(11)은 소자분리영역으로 사용된다.
제 2c 도를 참조하면, 상기 포토레지스트 패턴 제거 공정후, 결과물 전면에 제 2 산화막을 형성하기 위한 물질로 예를 들면 HTO(High Temperature Oxide)막을 500Å∼2000Å 정도의 두께로 형성하거나 또는 비정질 실리콘을 500Å∼2000Å 정도의 두께로 형성한 후 산화시켜 제 2 산화막(19)을 형성한다.
제 2d 도를 참조하면, 상기 제 2 산화막(19) 형성 공정 후 결과물 전면에 대하여 에치 백(etch back) 공정을 실시함으로써 상기 제 1 산화막의 식각된 내벽에 표면이 매끄러운 스페이서(23)를 형성한다.
제 2e 도를 참조하면, 상기 노출된 반도체기판위에 단결정 실리콘을, 상기 제 1 산화막의 소정의 두께 높이로 성장시켜 에피택셜층(25)을 형성한다.
따라서, 본 발명에 따른 반도체장치는 종래의 SEG 기술에서 문제시되던 소자분리영역의 산화막과 소자형성영역의 에피택셜층간의 경계면이 거칠게 형성됨으로써 필연적으로 발생하는 상술한 문제점을 상기 산화막의 내벽에 표면이 매끄러운 스페이스를 형성하여 해결함으로써 소자분리영역을 최소화 할 수 있는 SEG 기술을 실제 생산 공정에 적용할 수 있다.
Claims (4)
- 반도체기판상에 제 1 절연막을 형성하는 공정 ; 상기 제 1 절연막을 식각하여 상기 반도체기판의 소자형성영역을 노출시키는 공정 ; 상기 식각된 제 1 절연막의 내벽에 표면이 매끄러운 스페이서를 형성하는 공정 ; 및 상기 노출된 반도체기판을 통하여 에피택셜층을 선택적으로 성장시키는 공정을 구비하여 이루어지는 것을 특징으로 반도체장치의 제조방법.
- 제 1 항에 있어서, 상기 스페이서를 형성하는 공정은, 상기 제 1 절연막 식각 공정 후 결과물 전면에 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막을 에치 백하여 상기 식각된 제 1 절연막 내벽에 스페이서를 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항 혹은 제 2 항의 어느 한 항에 있어서, 상기 제 2 절연막은 HTO막이거나, 또는 비정질실리콘을 도포한 후 이 비정질실리콘을 산화시켜 형성된 산화막인 것을 특징으로 하는 반도체장치의 제조방법.
- 제 3 항에 있어서, 상기 제 2 절연막은 500Å∼2000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
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| KR100685581B1 (ko) * | 2000-12-11 | 2007-02-22 | 주식회사 하이닉스반도체 | 소자분리막 형성 방법 |
| KR100923761B1 (ko) * | 2002-12-24 | 2009-10-27 | 매그나칩 반도체 유한회사 | 얕은 트렌치 아이솔레이션의 형성방법 |
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| KR100923761B1 (ko) * | 2002-12-24 | 2009-10-27 | 매그나칩 반도체 유한회사 | 얕은 트렌치 아이솔레이션의 형성방법 |
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