KR0148611B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 소자분리막의 단차를 감소시키기 위하여 메모리 셀 지역의 소자분리 영역에 트렌치를 형성한 후, 소자분리막을 형성시킴으로써 단차를 감소시키고 활성 영역의 크기를 증가시켜 소자분리 특성이 향상될수 있도록 한 반도체 소자의 소자분리막 형성방법에 관한 것이다.
Description
제1a도 내지 제1d도는 종래 반도체 소자의 소자분리막 형성방법을 설명하기 위한 소자의 단면도.
제2a도 내지 제2c도는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 패드 산화막
3 및 3a : 질화막 4 및 4a : 감광막 패턴
5,5a 및 6 : 소자분리막 7 : 채널스톱 이온주입영역
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히 메모리 셀 지역(Memory cell region)의 소자분리막은 실리콘 기판에 소정 깊이의 트렌치(Trench)를 형성한후 그 내부에 형성시키고 주변 지역(Periphery region)의 소자분리막은 종래의 LOCOS 기술에 의해 형성시키므로써 메모리 셀 지역과 주변 지역의 단차(Topology)를 최소화시킬수 있도록 한 반도체 소자의 소자분리막 형성방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 소자와 소자 또는 주변 지역과 메모리 셀 지역을 분리시키기 위하여 소자분리막을 형성시킨다. 그러면 종래 반도체 소자의 소자분리막 형성방법을 제1a도 내지 제1d도를 통해 설명하면 다음과 같다.
종래 반도체 소자의 소자분리막 형성방법은 제1a도에 도시된 바와 같이 실리콘 기판(1)상에 패드 산화막(2) 및 질화막(3)을 순차적으로 형성시킨 후 그 상부에 소자분리 영역이 노출되도록 감광막 패턴(4)을 형성시킨다. 상기 감광막 패턴(4)을 식각 마스크로 이용하여 상기 질화막(3)을 제1b도와 같이 식각하고 상기 감광막 패턴(4)을 제거시킨 다음 산화 공정에 의해 제1c도와 같이 소자분리막(5)을 형성시킨다. 상기 질화막(3) 및 패드 산화막(2)을 순차적으로 제거하면 제1d도와 같이 소자분리막(5)의 형성이 완료된다. 그런데 이와 같이 LOCOS(Local Oxidation of Silicon)공정에 의해 형성된 소자분리막의 두께는 예를들어 6,000 내지 9,000Å 정도로 단차가 높기 때문에 높은 단차를 갖는 메모리 셀 지역과 상대적으로 낮은 단차를 갖는 주변 지역과의 단차는 더욱 커지게 된다. 이러한 문제는 소자의 평탄성을 악화시켜 후속 사진 공정을 통한 패턴 형성 공정시 균일한 패턴의 형성을 어렵게 만든다.
따라서 본 발명은 메모리 셀 지역의 소자분리막은 실리콘 기판에 소정 깊이의 트렌치를 형성한 후 그 내부에 형성하고 주변 지역의 소자 분리막은 LOCOS기술에 의해 형성시키므로써 상기한 단점을 해소할 수 있는 반도체 소장의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성방법은 실리콘 기판상에 패드 산화막 및 질화막을 순차적으로 형성시킨 후 그 상부에 메모리 셀 지역의 소자분리 영역 및 주변 지역의 소자분리 영역이 각각 노출되도록 제1 감광막 패턴을 형성시키는 단계와, 상기 제1 감광막 패턴을 식각 마스크로 이용하여 노출된 부분의 상기 질화막을 제거한 후, 상기 제1 감광막 패턴을 제거하는 단계와. 상기 메모리 셀 지역의 소자분리 영역이 노출되도록 제2 감광막 패턴을 형성하고, 이를 식각마스크로 이용하여 노출된 부분의 상기 패드 산화막을 제거한 후, 실리콘 기판을 소정 깊이 식각하여 트렌치를 형성시키는 단계와, 상기 제2 감광막 패턴을 제거하고 채널스톱 이온을 주입시키는 단계와, 상기 단계로 부터 산화 공정을 실시하여 메모리 셀 지역의 소자분리 영역 및 주변 지역의 소자분리영역에 소자분리막을 각각 형성시키는 단계와, 상기 단계로 부터 잔류된 질화막 및 패드 산화막을 순차적으로 제거시키는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2c도는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 소장의 단면도이다.
제2a도는 실리콘 기판(1)상에 패드 산화막(2) 및 질화막(3A)을 순차적으로 형성시킨 후 그 상부에 메모리 셀 지역의 소자분리 영역(A) 및 주변 지역의 소자분리 영역(B)이 각각 노출되도록 제1 감광막 패턴(4A)을 형성시킨 상태의 단면도이다. 제1 감광막 패턴(4A)을 식각 마스크로 이용하여 메모리 셀 지역의 소자분리 영역(A) 및 주변 지역의 소자분리 영역(B)에 노출된 질화막(3A)을 제거한 후, 제1 감광막 패턴(4A)을 제거한다. 이후 공정으로 메모리 셀 지역의 소자분리 영역(A)이 노출되도록 다시 제2 감광막 패턴(도시 않됨)을 형성한다.
제2b도는 제2 감광막 패턴(4)(도시 않됨)을 식각 마스크올 이용하여 메모리 셀 지역의 소자분리 영역(A)에 노출된 패드 산화막(2)을 제거한 후, 실리콘 기판(1)의 일부를 식각하여 트렌치를 형성한 단면도이다. 이때 실리콘 기판(1)은 0.5 내지 1㎛의 깊이(H)로 식간한다. 이후 공정으로 상기 제2 감광막 패턴(도시 않됨)을 제거하고 채널스톱 이온(Channel stop ion)을 주입시킨다. 따라서 상기 메모리 셀 지역의 소자분리 영역(A)에 형성된 트렌치(8)는 0.5 내지 1㎛정도의 깊이로 형성된다.
제2c도는 산화 공정을 실시하여 메모리 셀 지역의 소자분리 영역(A) 및 주변지역의 소자분리 영역(B)에 소자분리막(6 및 5A)을 각각 형성시킨 후, 잔류된 질화막(3A) 및 산화막(2)을 순차적으로 제거한 단면도이다.
일반적으로 LOCOS 공정에 의해 형성된 소자분리막의 두께는 6,000 내지 9,000 Å이므로, 본 발명과 같이 0.5 내지 1㎛의 깊이로 제어된 트렌치(8) 내에서 LOCOS 공정으로 소자분리막을 형성시키면, 소자분리막은 거의 실리콘 기판(1)의 표면 높이와 같은 높이로 성장하게 되어 실리콘 기판(1)의 표면과 큰 단차를 갖지 않는 구조로 형성된다. 따라서 소자의 메모리 셀 지역과 주변 지역의 단차를 최소화시킬 수 있다.
상술한 바와같이 본 발명에 의하면 메모리 셀 지역의 소자분리막은 실리콘 기판에 소정 깊이의 트렌치를 형성한 후, LOCOS 기술에 의하여 그 내부에 매몰되도록 형성되므로 높은 단차를 갖는 메모리 셀 지역과 상대적으로 낮은 단차를 갖는 주변 영역과의 단차를 최소화시켜 소자의 평탄성을 향상시킬 수 있는 탁월한 효과가 있다.
Claims (4)
- 실리콘 기판상에 패드 산화막 및 질화막을 순차적으로 형성시킨후, 그 상부에 메모리 셀 지역의 소자분리 영역 및 주변 지역의 소자분리 영역이 각각 노출되도록 제1 감광막 패턴을 형성시키는 단계와, 상기 제1 감광막 패턴을 식각 마스크로 이용하여 노출된 부분의 상기 질화막을 제거한 후, 상기 제1 감광막 패턴을 제거하는 단계와, 상기 메모리 셀 지역의 소자분리 영역이 노출되도록 제2 감광막 패턴을 형성하고, 이를 식각 마스크로 이용하여 노출된 부분의 상기 패드 산화막을 제거한후, 실리콘 기판을 소정 깊이 식각하여 트렌치를 형성시키는 단계와, 상기 제2 감광막 패턴을 제거하고 채널스톱 이온을 주입시키는 단계와, 상기 단계로 부터 산화공정을 실시하여 메모리 셀 지역의 소자분리 영역 및 주변 지역의 소자분리 영역에 소자분리막을 각각 형성시키는 단계와, 상기 단계로 부터 잔류된 질화막 및 패드 산화막을 순차적으로 제거시키는 단계로 이루어지는 것을 특징으로 반도체 소자의 소자분리막 형성방법.
- 제1항에 있어서, 상기 트렌치의 깊이는 0.5 내지 1㎛인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제1항에 있어서, 상기 메모리 셀 지역의 소자분리막은 실리콘 기판의 표면까지 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 메모리 셀 지역의 소자분리막은 실리콘 기판의 트렌치내에 매몰되게 형성되며, 주변 지역의 소자분리막은 실리콘 기판 표면 상부로 돌출되도록 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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