KR100493012B1 - 트렌치 소자분리 방법 - Google Patents
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Abstract
반도체소자의 소자분리를 위하여 트렌치를 이용하여 소자분리막을 형성하는 방법에 관하여 개시한다. (가)반도체기판 상부에 패드절연막과 감광막을 순차로 적층한다. (나)반도체기판을 활성영역과 필드영역으로 한정하기 위해 감광막에 대한 선택적인 사진식각공정을 진행하여 필드영역의 반도체기판 상부의 패드절연막을 노출하는 감광막패턴을 형성한다. (다)감광막패턴을 식각마스크로 이용하는 식각공정으로 노출된 패드절연막을 제거하여 필드영역의 반도체기판의 상부면을 노출시키고, 노출된 필드영역의 반도체기판을 소정 깊이로 식각하여 트렌치를 형성한다. (라)감광막패턴을 이온주입마스크로 이용하는 이온주입공정을 진행하여 트렌치 바닥의 반도체기판 내부의 소정 깊이에 산소 이온을 주입하여 산소이온주입층을 형성한다. (마)감광막패턴을 제거한 후, 산소이온주입층을 실리콘산화물로 이루어진 하부소자분리막으로 변형시키면서, 하부소자분리막의 상부가 트렌치 바닥에 도달되도록 두께를 증가시키는 어닐 공정을 진행한다. (바)트렌치 내부에 절연물질을 채워 상부소자분리막을 형성하며, 트렌치 바닥을 경계로 상부소자분리막과 하부소자분리막이 상하로 연속적으로 적층된 이중층 소자분리막을 형성한다.
Description
본 발명은 반도체소자의 트렌치 소자분리 방법에 관한 것으로서, 상세하게는 반도체기판의 필드영역에 트렌치를 형성하고, 그 트렌치 바닥에 산소이온주입 후 어닐공정으로 하부소자분리막을 형성하고, 트렌치 내부에 절연물을 채워 상부소자분리막을 형성하여 상부소자분리막과 하부소자분리막이 상하로 층을 이루어 형성된 이중층의 소자분리막구조를 갖는 트렌치 소자분리 방법에 관한 것이다.
반도체장치의 집적도가 증가함에 따라 종래에 로코스(LOCOS) 방법에 의한 소자분리 방법보다는 트렌치 소자분리 방법이 점차 선호되고 있다. 한편, 고집적화의 정도가 더욱 증가함에 따라 트렌치의 깊이를 얕게 형성하는 소자분리 방법(Shallow Trench Isolation, 이하"STI"라 한다) 개발되었다.
STI 방법을 이용하기 위하여 반도체기판의 필드영역에 트렌치를 형성하게 되는데, 집적도의 증가에 따라 트렌치를 형성하기 위한 반도체기판 상에 형성되는 식각마스크패턴의 개구부의 면적이 줄어들게 되며, 이와 더불어 트렌치의 깊이 또한 제한을 받게된다. 따라서, 트렌치를 형성한 후, 트렌치에 절연물을 매립하여 형성되는 소자분리막만으로는 고집적 반도체장치의 소자분리를 실현하는 데에 한계가 있게 되었다.
이하에서 종래기술에 의한 반도체소자의 트렌치 소자분리 방법에 관하여 첨부도면을 참조하여 설명하고 그 문제점을 살펴보기로 한다.
첨부도면 도 1은 종래 기술에 의한 반도체소자의 트렌치 소자분리 방법을 설명하기 위한 단면도이다.
반도체기판(10) 상부에 패드산화막과 감광막을 적층한다. 반도체기판(10)의 활성영역과 필드영역을 한정하기 위하여 감광막을 패터닝하여 필드영역의 반도체기판 상부의 패드산화막을 노출시키는 감광막패턴(20)을 형성한다. 상기 감광막패턴(20)을 식각마스크로 이용하는 식각공정을 진행하여 상기 노출된 패드산화막을 완전히 제거하고, 그 하부의 필드영역의 반도체기판(10)을 노출시키는 패드산화막패턴(15)을 형성한다. 패드산화막패턴(15)에 의해 노출된 필드영역의 반도체기판(10)을 소정 깊이(T1) 만큼 식각하여 트렌치(25)를 형성한다. 이후, 트렌치(25) 내부에 절연물을 채워 소자분리막을 형성하고, 여러 후속 공정을 진행하여 소망하는 반도체소자의 소자분리막을 제조한다.
이상의 과정에 따라 제조된 소자분리막의 두께는 반도체기판의 상면으로부터 트렌치(25)의 깊이(T1)에 전적으로 의존한다. 트렌치의 깊이(T1)는 감광막패턴(20)의 개구부의 면적에 비례한다. 반도체소자의 고집적화는 감광막패턴(20)의 개구부의 면적을 좁게하며, 이에 따라 트렌치의 깊이도 제한을 받게된다. 따라서, 감광막패턴(20)의 개구부 면적에 따른 제한을 받아 형성되는 트렌치의 깊이(T1)이상의 두께를 갖는 소자분리막이 요청되는 경우에는 종래의 반도체소자분리 방법으로는 구현할 수 없는 문제가 있음을 알 수 있다.
본 발명이 이루고자 하는 기술적 과제는 종래의 반도체소자의 트렌치 소자분리 방법으로는 소자분리막의 두께가 한정적으로 형성되어 STI 구조의 소자분리막으로서의 제기능을 실현하기 곤란한 바, 이를 해결하고자 함에 있으며, 본 발명은 전술한 기술적 과제를 달성할 수 있는 새로운 트렌치 소자분리 방법을 제공함을 그 목적으로 한다.
전술한 기술적 과제를 달성하기 위한 본 발명은 다음의 단계를 포함하여 진행하는 것을 특징으로 한다. 즉, (가)반도체기판 상부에 패드절연막과 감광막을 순차로 적층한다. (나)상기 반도체기판을 활성영역과 필드영역으로 한정하기 위해 상기 감광막에 대한 선택적인 사진식각공정을 진행한다. 그래서 상기 필드영역의 반도체기판 상부의 패드절연막을 노출하는 감광막패턴을 형성한다. (다)상기 감광막패턴을 식각마스크로 이용하는 식각공정으로 상기 노출된 패드절연막을 제거한다. 그래서 상기 필드영역의 반도체기판의 상부면을 노출시킨다. 이후 상기 노출된 필드영역의 반도체기판을 소정 깊이로 식각하여 트렌치를 형성한다. (라)상기 감광막패턴을 이온주입마스크로 이용하는 산소이온주입공정을 진행한다. 그래서 상기 트렌치 바닥의 반도체기판 내부의 소정 깊이에 산소이온주입층을 형성한다. (마)상기 감광막패턴을 제거한다. 이후 어닐공정을 진행한다. 그래서 상기 산소이온주입층을 실리콘산화물로 이루어진 하부소자분리막으로 변형시킨다. 이때, 상기 하부소자분리막의 상부가 상기 트렌치 바닥에 도달될때까지 상기 어닐 공정을 진행한다. (바)상기 트렌치 내부에 절연물질을 채워 상부소자분리막을 형성한다. 그래서 상기 트렌치 바닥을 경계로 상부소자분리막과 하부소자분리막이 상하로 연속적으로 적층된 이중층 소자분리막을 제조하는 공정을 완료한다.
이후, 적합한 후속 공정, 예컨대 결과물 기판 전면에 대한 평탄화 공정 또는 반도체기판 상부에 적층된 물질층을 제거하는 식각공정 등을 진행하여 반도체 기판의 필드영역에 상호 인접된 활성영역에 형성되는 반도체소자들간의 전기적 절연을 위한 소자분리막을 형성할 수 있다. 한편, 상기 반도체기판은 에피택셜층으로 이루어진 실리콘층일 수도 있다
이하, 본 발명의 실시예들을 첨부한 도면들을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 이하의 도면을 참조한 설명은 본 발명의 실시예들은 본 발명과 관련한 산업기술분야에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면상에서 층이나 영역들의 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한 어떤 층이 다른 층 또는 기판의 "상부에 있다"라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
첨부도면 도 2 내지 도 6은 본 발명에 따른 반도체소자의 트렌치 소자분리 방법을 실시예를 상세하게 설명하기 위한 단면도들이다.
도 2는 반도체기판(10) 상부에 감광막패턴(120)을 형성하는 방법을 설명하기 위한 단면도이다. 반도체기판(10) 상부에 패드절연막(115)과 감광막을 순차로 적층한다. 이후, 반도체기판(10)을 활성영역과 필드영역으로 한정하기 위해 감광막에 대한 선택적인 사진식각공정을 진행한다. 상기 사진식각공정에 의하여 감광막패턴(120)이 형성된다. 이때, 감광막패턴(120)이 제거된 부분(125)을 통하여 필드영역의 반도체기판 상부에 형성된 패드절연막(115)이 노출된다.
도 3은 필드영역의 반도체기판에 소정 깊이(T2)를 갖는 트렌치(125a)를 형성하는 방법을 설명하기 위한 단면도이다. 감광막패턴(120)을 식각마스크로 이용하는 식각공정을 진행하여 노출된 패드절연막(115)을 제거한다. 이로써 필드영역의 반도체기판의 상부면이 노출된다. 이어서, 노출된 필드영역의 반도체기판을 소정 깊이(T2)로 식각한다. 그 결과 트렌치(125a)가 형성된다.
도 4는 트렌치(125a)가 형성된 반도체기판 전면에 대한 이온주입공정을 진행하는 것을 설명하기 위한 단면도이다. 감광막패턴(120)을 이온주입마스크로 이용하는 산소이온(130)을 주입하는 공정을 진행한다. 그 결과 트렌치(125a) 바닥으로부터 반도체기판 내부의 소정 깊이(T3)에 산소이온주입층(135)을 형성한다.
도 5는 산소이온주입층(도 4의 135)에 대한 어닐공정으로 하부소자분리막(140)을 형성하는 방법을 설명하기 위한 단면도이다. 먼저, 감광막패턴을 제거한다. 이어서, 산소이온주입층(140)을 실리콘산화물로 이루어진 하부소자분리막(140)으로 변형시키는 어닐 공정을 진행한다. 이때 하부소자분리막의 상부가 상기 트렌치 바닥에 도달될때까지 어닐공정을 지속한다. 따라서, 트렌치(125b) 바닥의 깊이(T2)보다도 소정 깊이(T4) 만큼 더 깊은 곳에까지 절연막이 확장되면서 형성된다.
도 6은 트렌치 내부에 절연물을 채워 상부소자분리막(145)을 형성하는 방법을 설명하기 위한 단면도이다. 먼저, 트렌치(도 5의 125b) 내부에 절연물질을 채워 상부소자분리막(145)을 형성한다. 이때, 도 5에서 설명한 바와 같이 충분한 어닐공정을 진행함으로써 트렌치 바닥을 경계로 상부소자분리막(145)과 하부소자분리막(140)이 상하로 연속적으로 적층된 이중층 소자분리막을 형성할 수 있다.
따라서, 종래의 소자분리막의 두께(T2)보다 더 두꺼운 이중층의 소자분리막을 제조할 수 있다. 하부소자분리막(140)은 이온주입과 어닐공정으로 형성하여 "T4"의 두께를 가지며, 상부소자분리막(145)는 종래와 같은 트렌치 형성 후, 그 내부에 절연물을 채워 형성하여 "T2"의 두께를 가지며, 상하로 적층된 양 소자분리막(145와 140)은 그 전체 두께(T5)가 "T2+T4"로 형성된다.
이상의 첨부 도면을 참조하여 설명한 본 발명의 실시예들은 최적의 실시예들이다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 상세하게 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용한 것이 아니다. 예컨대, 상기 반도체기판은 에피택셜층으로 대체될 수 있다
트렌치 바닥으로부터 소정 깊이만큼의 절연막 구조를 이온주입후, 어닐공정을 진행하는 단계를 추가함으로써, 단순한 트렌치 내부에 절연물을 매립하는 방법에 의한 종래의 소자분리막보다 더 두꺼운 소자분리막을 형성할 수 있기 때문에 반도체소자의 집적화에 부응할 수 있는 소자분리방법을 제공할 수 있다.
도 1은 종래 기술에 의한 반도체소자의 트렌치 소자분리 방법을 설명하기 위한 단면도이다.
도 2 내지 도 6은 본 발명에 따른 반도체소자의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
Claims (2)
- (가)반도체기판 상부에 패드절연막과 감광막을 순차로 적층하는 단계;(나)상기 반도체기판을 활성영역과 필드영역으로 한정하기 위해 상기 감광막에 대한 선택적인 사진식각공정을 진행하여 상기 필드영역의 반도체기판 상부의 패드절연막을 노출하는 감광막패턴을 형성하는 단계;(다)상기 감광막패턴을 식각마스크로 이용하는 식각공정으로 상기 노출된 패드절연막을 제거하여 상기 필드영역의 반도체기판의 상부면을 노출시키고, 상기 노출된 필드영역의 반도체기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;(라)상기 감광막패턴을 이온주입마스크로 이용하는 이온주입공정을 진행하여 상기 트렌치 바닥의 반도체기판 내부의 소정 깊이에 산소 이온을 주입하여 산소이온주입층을 형성하는 단계;(마)상기 감광막패턴을 제거한 후, 상기 산소이온주입층을 실리콘질화물로 이루어진 하부소자분리막으로 변형시키면서, 상기 하부소자분리막의 상부가 상기 트렌치 바닥에 도달되도록 두께를 증가시키는 어닐 공정을 진행하는 단계; 및(바)상기 트렌치 내부에 절연물질을 채워 상부소자분리막을 형성하며, 상기 트렌치 바닥을 경계로 상부소자분리막과 하부소자분리막이 상하로 연속적으로 적층된 이중층 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1 항에 있어서,상기 반도체기판은 에픽택셜층을 이용하는 것을 특징으로 하는 트렌치소자분리방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0044994A KR100493012B1 (ko) | 1998-10-27 | 1998-10-27 | 트렌치 소자분리 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0044994A KR100493012B1 (ko) | 1998-10-27 | 1998-10-27 | 트렌치 소자분리 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000027128A KR20000027128A (ko) | 2000-05-15 |
| KR100493012B1 true KR100493012B1 (ko) | 2005-08-01 |
Family
ID=19555454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0044994A KR100493012B1 (ko) | 1998-10-27 | 1998-10-27 | 트렌치 소자분리 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100493012B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380149B1 (ko) * | 2000-12-26 | 2003-04-11 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| KR100733457B1 (ko) * | 2004-06-30 | 2007-06-28 | 주식회사 하이닉스반도체 | 반도체소자의 트렌치 갭필 방법 |
-
1998
- 1998-10-27 KR KR10-1998-0044994A patent/KR100493012B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000027128A (ko) | 2000-05-15 |
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