KR100380149B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 47
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000002955 isolation Methods 0.000 title claims abstract description 21
- 238000005468 ion implantation Methods 0.000 claims abstract description 21
- 230000003647 oxidation Effects 0.000 claims abstract description 11
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 11
- 238000011049 filling Methods 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims description 16
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 6
- 230000002159 abnormal effect Effects 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 3
- 238000000926 separation method Methods 0.000 abstract description 5
- 238000011068 loading method Methods 0.000 abstract description 4
- 239000012528 membrane Substances 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 트랜치를 형성한 후 산화물을 매립하여 형성하는 트랜치형 소자 분리막을 형성하는 과정에서 이온 주입(Ion implantition) 공정과 열산화 공정을 이용하여 소자 분리막을 형성하고, 소자의 분리에 취약한 부분은 이상산화를 이용하여 분리폭을 물리적으로 넓히며, 필요한 액티브 영역은 최대한으로 확보함으로써, 마이크로 로딩 현상 및 각도 로딩 현상이 발생하는 것을 방지하고 좁은 폭으로 형성된 트랜치에 산화물을 용이하게 매립하면서 매립 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 트랜치를 형성한 후 산화물을 매립하여 형성하는 트랜치형 소자 분리막을 형성하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
현재까지 소자 분리 방법으로 사용되어진 기술은 얕은 트랜치 소자 분리(Shallow Trench Isolation) 방법이다. 이 기술은 전통적인 LOCOS 기술과는 달리, 식각 기술을 이용하여 필드 영역을 약 3500Å 깊이로 식각해 트랜치(Trench)를 형성한 후 매립 물질(Gap Fill)인 고밀도 플라즈마 산화물(High Density Plasma Oxide; HDP Oxide)을 증착한다. 이후, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 기술을 이용하여 평탄화하는 방법으로 소자를 분리시키고 있다.
그러나, 이 기술은 트랜치 형성시 플라즈마에 의한 트랜치 영역의 식각 표면 손상 및 마이크로 로딩(Micro Loading) 현상 즉, 트랜치 폭이 좁은 지역의 깊이가 넓은 지역에서의 깊이보다 얕아지는 경향이 있으며, 또는 넓은 필드 지역의 저면이 볼록한(Convex) 형태로 식각되는 경향이 나타난다. 그리고, 항상 좁은 지역의 측벽 각도가 넓은 지역보다 더 가파르게(Steep) 나타난다. 각도 로딩 현상은 공정 및 특성상에 영향을 주지 않지만, 넓은 폭에서 트랜치 매립 후 CMP 평탄화 공정시 디싱(Dishing) 현상을 유발할 수 있다. 따라서, 현재는 플래네이션 마스크(Planation Mask) 공정을 추가하고 더미 패턴(Dummy Pattern)을 추가하는 등의 공정이 복잡하다.
또한, 종래의 기술은 미세 소자의 분리 방법에 한계를 가지고 있다. 즉, 아주 좁은 지역의 트랜치에서는 매립 물질인 HDP 산화물이 채워지지 않는 기술의 한계를 항상 가지고 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 이온 주입(Ion implantition) 공정과 열산화 공정을 이용하여 소자 분리막을 형성하고, 소자의 분리에 취약한 부분은 이상산화를 이용하여 분리폭을 물리적으로 넓히며, 필요한 액티브 영역은 최대한으로 확보함으로써 좁은 폭으로 형성된 트랜치에 산화물을 용이하게 매립하면서 매립 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
1 : 반도체 기판 2 : 패드 산화막
3 : 이온 주입층 4 : 패드 질화막
5 : 감광막 패턴 6 : 트랜치
7 : 열산화막 8 : HDP 산화물
78 : 소자 분리막
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상에 패드 산화막을 형성하는 단계, 이온 주입 공정을 실시하여 목표 깊이로 반도체 기판의 내부에 이온 주입층을 형성하는 단계, 전체 상부에 패드 질화막을 형성하는 단계, 식각 공정으로 소정 영역의 패드 질화막, 패드 산화막 및 반도체 기판을 식각하여 소정의 깊이로 트랜치를 형성하는 단계, 열산화 공정을 실시하여 트랜치의 측벽 및 저면에 열산화막을 형성하는 단계, 트랜치의 내부를 HDP 산화물로 완전히 매립한 후 HDP 어닐링을 실시하는 단계 및 반도체 기판 상의 패드 질화막 및 패드 산화막을 제거하는 단계로 이루어진다.
이온 주입층은 트랜치를 형성하였을 경우 트랜치의 저면 부위에서 노출될 수있도록 깊이를 조절하여 형성하며, 트랜치는 3000 내지 3500Å의 깊이로 형성한다. 열산화막은 이온 주입층에 의해 트랜치의 저면에서 이상산화가 발생하여 트랜치의 종횡비를 낮추는 역할을 한다. 패드 산화막은 제거하지 않고, 이온 주입 공정시 스크린 산화막으로 사용할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(1) 상에 패드 산화막(2)을 형성한 후 이온 주입 공정을 실시하여 반도체 기판(1)의 목표 깊이에 이온 주입층(3)을 형성한다.
패드 산화막(2)은 반도체 기판(1)과 후속 공정에서 형성할 질화막과의 스트레스 완화용으로 100 내지 150Å의 두께로 형성한다. 이온 주입층(3)은 후속 공정에서 형성할 트랜치 깊이 즉 트랜치의 저면에 위치할 수 있도록 이온 주입 에너지를 조절하여 반도체 기판(1)의 목표 깊이에 형성한다.
도 1b를 참조하면, 패드 산화막(2) 상에 패드 질화막(4)을 형성한다.
패드 질화막(4)은 산화막과의 식각 선택비 차이를 이용한 식각 방지층으로 사용되며 1000 내지 2000Å의 두께로 형성한다.
도 1c를 참조하면, 패드 질화막(4) 상에 감광막 패턴(5)을 형성하여 후속 공정에서 소자가 형성될 액티브 영역은 가리고, 소자 분리막이 형성될 소자 분리 영역만 노출시킨다.
도 1d를 참조하면, 식각 공정을 실시하여 감광막 패턴(5)이 형성되지 않고 노출되어 있는 영역의 패드 질화막(4), 패드 산화막(2) 및 반도체 기판(1)을 목표 두께로 식각하여 트랜치(6)를 형성한다.
트랜치(6)는 목표 깊이(Projected range; Rp) + 3△Rp 정도의 깊이로 형성하며, 3000 내지 3500Å의 깊이로 형성한다. 여기서, △Rp는 농도분포에서의 표준편차 또는 스트래글(Straggle)을 나타낸다.
도 1e를 참조하면, 감광막 패턴(5)을 완전히 제거한 후 고온에서 열산화 공정을 실시하여 트랜치(6)의 측벽 및 저면에 열산화막(7)을 형성한다.
열산화막(7)은 목표 깊이(Rp)에 형성된 이온주입층(3)에 의해 산화막 성장 속도가 가장 빨라 두껍게 형성되고, 또한 이것으로 인해 트랜치(6) 측벽의 저면에서 이온 주입에 의한 이상산화가 발생하여 분리폭을 넓힐 수 있다. 이러한 현상을 이용하여 트랜치(6)의 종횡비(Aspect ratio)를 감소시킴으로써 후속 공정에서 HDP 산화물의 매립을 보이드(Void)없이 용이하게 실시할 수 있으며, 매립 특성을 향상시켜주는 역할을 한다.
도 1f를 참조하면, 열산화막(7)이 형성된 트랜치(6)의 나머지 빈 공간에 절연 물질인 HDP 산화물(8)을 보이드(Void)가 형성되지 않도록 충분히 증착한 후 화학적 기계적 연마를 실시하여 트랜치(6) 이외의 영역에 증착된 HDP 산화물(8)을 제거한다.
도 1g를 참조하면, 패드 질화막(4)을 완전히 제거한다.
도 1h를 참조하면, 트랜치 내부에 형성된 열산화막(7) 및 HDP 산화물(8)을 막질을 향상시키기 위하여 HDP 어닐링 공정을 실시한 후 반도체 기판(1) 상의 산화 물질을 제거하기 위하여 연마 공정 및 평탄화 공정을 실시해 소자 분리막(78)을 형성한다.
이때, 패드 산화막(2)은 제거하지 않고, 후속 공정에서 실시하는 이온 주입 공정의 스크린 산화막으로 사용할 수도 있다.
상기의 공정에서, 가장 중요한 것은 STI 트랜치(6)에서 표면의 반도체 기판(1)이 바닥쪽보다 더 넓다는 것이다. 이는 미세 소자에서 중요한 부분이다. 즉, 현재의 방법보다 더 넓은 활성(Active) 영역을 확보할 수 있다는 것을 의미한다. 그리고, 두 번째로 글라스 형태로 만들어서 웰 펀치(Well Punch)가 발생하기 쉬운 부분의 트랜치를 넓게 형성하여 소자의 신뢰성을 높일 수 있고, 현재의 웰 구조의 한계점을 극복할 수 있다.
상술한 바와 같이, 본 발명은 미세 구조의 트랜치에 보이드 없이 산화물을 용이하게 매립하여 신뢰성이 높은 소자 분리막을 형성함으로써 반도체 소자의 전기적 특성 및 신뢰성을 향상시키는 효과가 있다.
Claims (5)
- 반도체 기판 상에 패드 산화막을 형성하는 단계;이온 주입 공정을 실시하여 목표 깊이로 상기 반도체 기판의 내부에 이온 주입층을 형성하는 단계;전체 상부에 패드 질화막을 형성하는 단계;식각 공정으로 소정 영역의 상기 패드 질화막, 상기 패드 산화막 및 상기 반도체 기판을 식각하여 소정의 깊이로 트랜치를 형성하는 단계;열산화 공정을 실시하여 상기 트랜치의 측벽 및 저면에 열산화막을 형성하는 단계;상기 트랜치의 내부를 HDP 산화물로 완전히 매립한 후 HDP 어닐링을 실시하는 단계 및상기 반도체 기판 상의 상기 패드 질화막을 제거하는 단계; 및상기 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 이온 주입층은 상기 트랜치를 형성하였을 경우 상기 트랜치의 저면 부위에서 노출될 수 있도록 깊이를 조절하여 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 트랜치는 3000 내지 3500Å의 깊이로 형성하여 상기 이온 주입층이 노출되도록 하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 열산화막은 상기 이온 주입층에 의해 상기 트랜치의 저면에서 이상산화가 발생하여 상기 트랜치의 종횡비를 낮추는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 패드 질화막을 제거한 후, 상기 패드 산화막을 스크린 산화막으로 이용하여 이온주입공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0082111A KR100380149B1 (ko) | 2000-12-26 | 2000-12-26 | 반도체 소자의 소자 분리막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0082111A KR100380149B1 (ko) | 2000-12-26 | 2000-12-26 | 반도체 소자의 소자 분리막 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020052683A KR20020052683A (ko) | 2002-07-04 |
| KR100380149B1 true KR100380149B1 (ko) | 2003-04-11 |
Family
ID=27686066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0082111A KR100380149B1 (ko) | 2000-12-26 | 2000-12-26 | 반도체 소자의 소자 분리막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100380149B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11581326B2 (en) | 2019-11-28 | 2023-02-14 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4693781A (en) * | 1986-06-26 | 1987-09-15 | Motorola, Inc. | Trench formation process |
| JPS6473738A (en) * | 1987-09-16 | 1989-03-20 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
| KR19980074323A (ko) * | 1997-03-24 | 1998-11-05 | 문정환 | 반도체 소자의 셜로우 트렌치 아이솔레이션 방법 |
| KR19990001763A (ko) * | 1997-06-17 | 1999-01-15 | 윤종용 | Simox를 이용한 반도체 장치의 소자 격리 영역 형성 방법 |
| KR20000027128A (ko) * | 1998-10-27 | 2000-05-15 | 윤종용 | 트렌치 소자분리 방법 |
-
2000
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4693781A (en) * | 1986-06-26 | 1987-09-15 | Motorola, Inc. | Trench formation process |
| JPS6473738A (en) * | 1987-09-16 | 1989-03-20 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
| KR19980074323A (ko) * | 1997-03-24 | 1998-11-05 | 문정환 | 반도체 소자의 셜로우 트렌치 아이솔레이션 방법 |
| KR19990001763A (ko) * | 1997-06-17 | 1999-01-15 | 윤종용 | Simox를 이용한 반도체 장치의 소자 격리 영역 형성 방법 |
| KR20000027128A (ko) * | 1998-10-27 | 2000-05-15 | 윤종용 | 트렌치 소자분리 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11581326B2 (en) | 2019-11-28 | 2023-02-14 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory device |
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