KR100289658B1 - 반도체 소자 분리방법 - Google Patents

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Abstract

본 발명은 반도체 소자 분리 방법에 관한 것으로, 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 그의 소정 부분을 노출시키는 제1마스크 패턴을 형성하는 단계; 상기 노출된 실리콘 기판을 식각하여 제1트랜치를 형성하는 단계; 상기 제1마스크 패턴을 제거한 후에 상기 제1트랜치가 형성된 실리콘 기판 상에 소정 두께의 패드 산화막과 질화막을 순차적으로 형성하는 단계; 상기 질화막과 패드 산화막을 식각하여 제1트랜치의 측벽에 스페이서를 형성하는 단계; 상기 실리콘 기판을 열산화시켜 상기 제1트랜치의 저면 및 상기 실리콘 기판 상부 표면에 열산화막을 성장시키는 단계; 상기 스페이서를 제거한 후에, 에피텍셜 공정을 통해 상기 제1트랜치를 매립시키는 실리콘 에피층을 성장시키는 단계; 상기 실리콘 기판의 상부 표면에 성장된 열산화막을 제거함과 동시에 실리콘 에피층을 평탄화시키는 단계; 상기 실리콘 기판 및 산화막 상에 상기 실리콘 에피층의 양측부와 이들에 각각 인접된 실리콘 기판 부분들을 노출시키는 제2마스크 패턴을 형성하는 단계; 상기 노출된 실리콘 기판 및 실리콘 에피층 부분들을 식각하여 제2트랜치들을 형성하는 단계; 상기 제2마스크 패턴을 제거한 후에, 전체 상부에 산화막을 두껍게 증착하는 단계; 및 상기 실리콘 기판의 상부 표면이 노출될 때까지 상기 산화막을 식각하여 트랜치형 소자 분리막들을 형성하는 단계를 포함해서 이루어진다.

Description

반도체 소자 분리 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는, 에피 성장과 매립 산화막을 이용하여 소자간을 분리하는 소자 분리 방법에 관한 것이다.
현재, 반도체 소자의 제조 공정에서 소자들간을 전기적으로 분리시키기 위한 기술로는 LOCOS(LOCOS:LOCal Oxidation of Silicon), 또는, 트랜치(Trench) 등의 기술이 실시되고 있다.
그러나, 상기와 같은 기술들을 이용하여 소자들간을 분리하는 경우에는, 열산화막의 형성시에 반도체 기판의 활성영역에 인가되는 스트레스(Stress)에 의해 활성영역의 물성 및 전기적 특성이 열화됨은 물론 비활성영역의 분리가 완벽하게 이루어지지 않기 때문에, 활성영역들간의 누설 전류, 웰(Well)쪽으로의 누설전류, 또는 래치-업(Latch-Up) 등의 문제가 상존하였다.
특히, 로코스 기술로 소자들간으 분리시키는 경우에는 열산화 공정시에 발생되는 버즈-빅(bird′s-beak)에 의해 활성영역이 잠식되는 문제가 발생되며, 이러한 문제를 해결하기 위하여 실시되고 있는 변형된 로코스 기술들에서는 버즈-빅에 의한 활성영역의 감소는 방지할 수 있으나, 오히려, 스트레스에 의한 활성영역의 물성 및 전기적 특성이 저하되는 문제점이 있었다.
한편, 트랜치 기술을 이용하여 소자들간을 분리하는 방법은 로코스 기술을 이용할 경우에 발생되는 문제들이 상존함은 물론 공정이 복잡하다는 단점이 있다.
따라서, 활성영역에 인가되는 스트레스 또는 활성영역의 잠식과 같은 상기의 문제들을 해결하기 위하여 SOI (Silicon-On-Insulator) 기술이 고안되었다.
상기한 SOI 기술은 반도체 기판 상에 절연층이 구비되고, 이 절연층의 상부에는 소자가 형성될 수 있는 활성영역이 구비된 기판 구조를 이용하는 기술로서, 이러한 SOI 기술은 고집적화에 유리하고, 특히, SOI 구조를 갖는 반도체 기판에 소자 분리막을 형성할 경우에는 활성영역에 대한 특성 저하없이 소자들간을 안정적으로 분리시킬 수 있다.
그러나, 상기한 바와 같은 SOI 기술에서는 절연층이 개재된 3층 구조의 기판을 얻기 위해서 두 개의 웨이퍼를 접합하거나, 또는, 반도체 기판에 산소 이온주입 및 어닐링 공정을 실시해야 하는데, 전자의 경우에는 SOI 기판이 고가이기 때문에 비용 측면에서 적용이 곤란한 문제점이 있으며, 후자의 경우에는 고농도의 산소 이온 주입이 어려울 뿐만 아니라 산소 이온 주입시에 발생되는 활성영역에서의 격자 결함이 후속의 어닐링 동안에 완전히 회복되지 못함으로써, 양질의 활성영역을 얻을 수 없다는 문제점이 있었다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 보다 용이하고 안정적으로 소자들간을 분리시킬 수 있는 반도체 소자 분리 방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자 분리 방법을 설명하기 위한 일련의 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1 : 반도체 기판 2 : 제1마스크 패턴
3 : 제1트랜치 4 : 패드 산화막
5 : 질화막 6 : 스페이서
7a,7b : 열산화막 8 : 실리콘 에피층
9 : 제2마스크 패턴 10 : 제2트랜치
11 : 산화막 12a,12b : 트랜치형 소자 분리막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 분리 방법은, 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 그의 소정 부분을 노출시키는 제1마스크 패턴을 형성하는 단계; 상기 노출된 실리콘 기판을 식각하여 제1트랜치를 형성하는 단계; 상기 제1마스크 패턴을 제거한 후에 상기 제1트랜치가 형성된 실리콘 기판 상에 소정 두께의 패드 산화막과 질화막을 순차적으로 형성하는 단계; 상기 질화막과 패드 산화막을 전면 식각하여 제1트랜치의 측벽에 패드 산화막 및 질화막으로 이루어진 스페이서를 형성하는 단계; 상기 실리콘 기판을 열산화시켜 상기 제1트랜치의 저면 및 상기 실리콘 기판 상부 표면에 열산화막을 성장시키는 단계; 상기 스페이서를 제거한 후에, 에피텍셜 공정을 통해 상기 제1트랜치를 매립시키는 실리콘 에피층을 성장시키는 단계; 상기 실리콘 기판의 상부 표면에 성장된 열산화막을 제거함과 동시에 과잉 성장된 실리콘 에피층 부분을 식각하여 상기 실리콘 에피층을 평탄화시키는 단계; 상기 실리콘 기판 및 산화막 상에 상기 실리콘 에피층의 양측부와 이들에 각각 인접된 실리콘 기판 부분들을 노출시키는 제2마스크 패턴을 형성하는 단계; 상기 노출된 실리콘 기판 및 실리콘 에피층 부분들을 제1트랜치의 저면에 성장되어 있는 열산화막의 하부면까지의 깊이로 식각하여 제2트랜치들을 형성하는 단계; 상기 제2마스크 패턴을 제거한 후에, 전체 상부에 산화막을 두껍게 증착하는 단계; 및 상기 실리콘 기판의 상부 표면이 노출될 때까지 상기 산화막을 식각하여 트랜치형 소자 분리막들을 형성하는 단계를 포함해서 이루어진 것을 특징으로 한다.
본 발명에 따르면, SOI 기술을 응용하여 소자 분리막을 형성하기 때문에 소자영역의 특성 저하없이 소자들간의 분리를 완벽하게 수행할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자 분리 방법을 설명하기 위한 일련의 공정 단면도이다.
우선, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 그의 소정 부분을 노출시키는 제1마스크 패턴(2)을 형성한 상태에서, 상기 제1마스크 패턴(2)을 식각 마스크로 하는 식각 공정으로 노출된 실리콘 기판(1) 부분을 식각하여 상기 실리콘 기판(1)에 소정 깊이의 제1트랜치(3)를 형성한다.
그런 다음, 도 1b에 도시된 바와 같이, 식각 마스크로 사용된 제1마스크 패턴을 제거한 후에, 전체 상부에 10 내지 50Å 두께로 패드 산화막(4)을 성장시키고, 이어서, 상기 패드 산화막(4) 상에 1,000 내지 1,500Å 두께로 질화막(5)을 증착한다.
다음으로, 도 1c에 도시된 바와 같이, 실리콘 기판(1)의 상부 표면이 노출될 때까지 질화막(5) 및 그 하부의 패드 산화막(4)을 전면 식각하여 제1트랜치(3)의 측벽에 상기 질화막(5) 및 패드 산화막(4)으로 이루어진 스페이서(6)를 형성한다.
한편, 스페이서를 형성하기 위한 앞서의 공정에서 질화막 대신에 산화막을 이용하는 것도 가능하며, 이 경우에 산화막의 두께는 2,000 내지 3,000Å 정도로 한다.
계속해서, 도 1d에 도시된 바와 같이, 열산화 공정을 실시하여 제1트랜치(3)의 저면 및 노출된 실리콘 기판(1)의 상부 표면에 열산화막(7a, 7b)을 성장시킨다. 이때, 제1트랜치(3)의 측벽에는 스페이서(6)가 형성되어 있기 때문에 상기한 열산화 공정시에 측면 산화가 일어나게 되는 것을 최대한 감소시킬 수 있게 되며, 이에 따라, 제1트랜치(3)의 저면에 형성되는 열산화막(7a)은 상기 제1트랜치(3)의 외측으로 성장되지 않는다.
다음으로, 도 1e에 도시된 바와 같이, 질화막 및 패드 산화막으로 이루어진 스페이서를 제거한 후, 세정 공정을 통해 제1트랜치의 측벽에 잔류되어 있는 불순물들을 제거하고, 이어서, 에피텍셜(Epitaxial) 공정을 통해 실리콘 기판을 다시 단결정으로 성장시켜 제1트랜치 내부를 실리콘 에피층(8)으로 완전히 매립시킨다. 이때, 질화막은 인산 용액으로 제거하고, 패드 산화막은 불산 또는 BOE 용액으로 제거한다.
그런 다음, 실리콘 기판(1)의 상부 표면에 성장되어 있는 열산화막을 습식 식각 공정을 통해 제거한 후에, 도 1f에 도시된 바와 같이, 과잉 성장된 실리콘 에피층(8)을 CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화시키고, 이어서, 실리콘 기판(1) 및 실리콘 에피층(8) 상에 제2마스크 패턴(9)을 형성한다.
이때, 상기 제2마스크 패턴(19)은 실리콘 에피층(8)의 양측부 및 이에 인접된 실리콘 기판(1)의 상부 표면 일부분을 노출시키도록 형성한다.
이어서, 도 1g에 도시된 바와 같이, 제1트랜치의 저면에 형성되어 있는 열산화막(7a)의 하부면에 이르는 깊이까지 노출된 실리콘 기판(1) 및 실리콘 에피층(8) 부분을 식각하여 미세 폭의 제2트랜치들(10a, 10b)을 형성한다.
그리고 나서, 도 1h에 도시된 바와 같이, 전체 상부에 두껍게 산화막(11)을 증착한 상태에서, 도 1i에 도시된 바와 같이, 상기 산화막을 CMP 방법으로 평탄화시켜 트랜치형 소자 분리막들(12a,12b)을 형성한다.
이상에서와 설명된 바와 같이, 본 발명은 에피 성장과 매립 산화막을 이용하여 소자 분리막을 형성하기 때문에 소자간 분리를 완벽하게 수행할 수 있으며, 아울러, 소자 분리막들에 의해 한정되는 소자 영역은 SOI 형태로 구현할 수 있기 때문에 반도체 소자의 특성을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (10)

  1. 실리콘 기판을 제공하는 단계;
    상기 실리콘 기판 상에 그의 소정 부분을 노출시키는 제1마스크 패턴을 형성하는 단계;
    상기 노출된 실리콘 기판을 식각하여 제1트랜치를 형성하는 단계;
    상기 제1마스크 패턴을 제거한 후에 상기 제1트랜치가 형성된 실리콘 기판 상에 소정 두께의 패드 산화막과 질화막을 순차적으로 형성하는 단계;
    상기 질화막과 패드 산화막을 전면 식각하여 제1트랜치의 측벽에 패드 산화막 및 질화막으로 이루어진 스페이서를 형성하는 단계;
    상기 실리콘 기판을 열산화시켜 상기 제1트랜치의 저면 및 상기 실리콘 기판 상부 표면에 열산화막을 성장시키는 단계;
    상기 스페이서를 제거한 후에, 에피텍셜 공정을 통해 상기 제1트랜치를 매립시키는 실리콘 에피층을 성장시키는 단계;
    상기 실리콘 기판의 상부 표면에 성장된 열산화막을 제거함과 동시에 과잉 성장된 실리콘 에피층 부분을 식각하여 상기 실리콘 에피층을 평탄화시키는 단계;
    상기 실리콘 기판 및 산화막 상에 상기 실리콘 에피층의 양측부와 이들에 각각 인접된 실리콘 기판 부분들을 노출시키는 제2마스크 패턴을 형성하는 단계;
    상기 노출된 실리콘 기판 및 실리콘 에피층 부분들을 제1트랜치의 저면에 성장되어 있는 열산화막의 하부면까지의 깊이로 식각하여 제2트랜치들을 형성하는 단계;
    상기 제2마스크 패턴을 제거한 후에, 전체 상부에 산화막을 두껍게 증착하는 단계; 및
    상기 실리콘 기판의 상부 표면이 노출될 때까지 상기 산화막을 식각하여 트랜치형 소자 분리막들을 형성하는 단계를 포함해서 이루어진 것을 특징으로 하는 반도체 소자 분리 방법.
  2. 제 1 항에 있어서, 상기 패드 산화막은 10 내지 50Å 두께로 형성하는 것을 특징으로 하는 반도체 소자 분리 방법.
  3. 제 1 항에 있어서, 상기 질화막은 1,000 내지 1,500Å 두께로 증착하는 것을 특징으로 하는 반도체 소자 분리 방법.
  4. 제 1 항에 있어서, 상기 열산화막은 1,000 내지 1,500Å 두께로 성장시키는 것을 특징으로 하는 반도체 소자 분리 방법.
  5. 제 1 항에 있어서, 상기 질화막은 인산 용액으로 제거하는 것을 특징으로 하는 반도체 소자 분리 방법.
  6. 제 1 항에 있어서, 상기 패드 산화막은 BOE 용액 또는 불산 용액으로 제거하는 것을 특징으로 하는 반도체 소자 분리 방법.
  7. 제 1 항에 있어서, 상기 질화막 및 패드 산화막으로 이루어진 스페이서를 제거한 후에, 상기 제1트랜치의 측벽에 잔류되어 있는 불순물을 제거하기 위하여 세정 공정을 더 실시하는 것을 특징으로 하는 반도체 소자 분리 방법.
  8. 제 1 항에 있어서, 상기 실리콘 에피층을 평탄화는 CMP 공정으로 실시하는 것을 특징으로 하는 반도체 소자 분리 방법.
  9. 제 1 항에 있어서, 상기 산화막은 3,000 내지 4,000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자 분리 방법.
  10. 제 1 항에 있어서, 상기 트랜치형 소자 분리막을 형성하기 위한 산화막의 식각 공정은 CMP 공정으로 실시하는 것을 특징으로 하는 반도체 소자 분리 방법.
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