JP2004103611A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】本発明は、異なる膜厚の半導体領域を有し、素子形成面を平坦とすることを最も主要な特徴とする。
【解決手段】ハンドルウエハ１１上には凸状の多結晶シリコン層１２が選択的に形成されている。全面に絶縁膜１３が形成され、その上には半導体層１４が形成されている。凸状の多結晶シリコン層１２が形成されている領域の上部における半導体層１４の膜厚は薄く、多結晶シリコン層１２が形成されていない領域に位置している半導体層１４の膜厚は厚い。半導体層１４の厚膜半導体領域１６の下部に位置する絶縁膜１３には開口部１７が形成され、この開口１７内には多結晶シリコン層１２が形成され、厚膜半導体領域１６とハンドルウエハ１１とが電気的に接続されている。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、薄膜半導体領域と厚膜半導体領域とが混在した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、ＭＰＵ（Ｍｉｃｒｏ　Ｐｒｏｃｅｓｓｏｒ　Ｕｎｉｔ）などの高性能デジタル回路や、ＤＲＡＭなどのメモリ及びアナログ回路などの複数の機能ブロックを同一半導体チップ上に集積し、より安価で高性能なシステムを実現するＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ）への要求が高まっている。より高性能なＳｏＣの開発のためには、それぞれの機能ブロックに用いられる素子構造の違いや、素子に要求される特性の違いをいかにして同時に満たすかが鍵となる。
【０００３】
最近の技術動向として、主にデジタル回路では、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造を利用することで素子の微細化や寄生容量の低減化が図られたＭＯＳＦＥＴを使用することが主流になりつつある。従って、ＳＯＩ基板を用いたＤＲＡＭやアナログ回路の混載技術が必要になる。
【０００４】
しかしながら、ＤＲＡＭなどのメモリやアナログ回路などでは、ＳＯＩ構造に特有の基板浮遊効果により、回路動作の不具合、例えば誤動作やノイズ特性劣化が生じる場合があることから、ＳＯＩ構造をそのまま導入することは困難である。
【０００５】
このため、ＳＯＩ基板領域とバルク基板領域とを併せ持つ基板を用いて、それぞれの領域に適した機能回路の素子を形成する手法が開発されている（例えば、非特許文献１参照）。
【０００６】
【非特許文献１】
ＩＢＭ　Ｈ．Ｌ．Ｈｏ　ｅｔ．　ａｌ　著「ＩＥＤＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｐｐ．５０３−５０６，２００１」
【０００７】
【発明が解決しようとする課題】
上記従来の手法は、バルク基板にＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）法（Ｒ）により選択的に埋め込み酸化膜（ＢＯＸ酸化膜）を形成してＳＯＩ領域を形成するものである。
【０００８】
しかし、この手法では、基板内部にＢＯＸ酸化膜を形成するために、ＳＩＭＯＸ部と非ＳＩＭＯＸ部の境界部に結晶欠陥が発生する、基板表面の高さが両領域相互間で異なるために段差が生じて微細パターン形成の歩留まりが低下する、さらにＳＩＭＯＸ部の膜構成、つまりＳＯＩ膜とＢＯＸ酸化膜としても結晶欠陥とピンホールの発生を抑制するためのプロセスウィンドウが狭く、特に異なるＳＯＩ膜厚とＢＯＸ酸化膜厚の領域を同一基板上に形成することが困難などの問題がある。
【０００９】
この発明は上記のような事情を考慮してなされたものであり、その目的は、異なる膜厚の半導体領域を有し、素子形成面が平坦な半導体装置及びその製造方法を提供することである。
【００１０】
【課題を解決するための手段】
この発明の半導体装置の製造方法は、一主面に分離層が形成された第１の半導体基板を用意し、前記分離層上に凹部及び凸部を有する半導体層を形成し、前記半導体層上に堆積膜を形成した後、この堆積膜を平坦化し、前記堆積膜の形成面に第２の半導体基板を接着し、前記分離層と共に前記第１の半導体基板を剥離することを特徴とする。
【００１１】
この発明の半導体装置は、半導体基板と、前記基板上に選択的に設けられた凸状の膜と、前記凸状の膜上及び前記基板表面上に渡って連続的に設けられた絶縁膜と、前記絶縁膜上に設けられ、前記凸状の膜の上部に位置する薄膜半導体領域及びそれ以外の部分に位置して前記薄膜半導体領域よりも厚い膜厚を有する厚膜半導体領域からなり、上面に平坦面を有する半導体層と、前記半導体層の前記厚膜半導体領域に対応した位置の前記絶縁膜中に設けられ、前記半導体層と基板とを電気的に接続する導電体層とを具備したことを特徴とする。
【００１２】
この発明の半導体装置の製造方法は、一主面に分離層及び半導体層が積層された第１の半導体基板を用意し、前記半導体層を選択的に酸化して酸化膜を形成し、前記酸化膜の形成面に第２の半導体基板を接着し、前記分離層と共に前記第１の半導体基板を剥離することを特徴とする。
【００１３】
この発明の半導体装置は、半導体基板と、前記基板上に選択的に設けられた酸化膜と、前記酸化膜上及び前記酸化膜が形成されていない領域では前記基板との間に空洞が生じるように設けられ、前記酸化膜の上部に位置する薄膜半導体領域及びそれ以外の領域に位置して前記薄膜半導体領域よりも厚い膜厚を有する厚膜半導体領域からなり、上面に平坦面を有する半導体層とを具備したことを特徴とする。
【００１４】
この発明の半導体装置は、半導体基板と、前記基板上に選択的に設けられた互いに膜厚が異なる複数の酸化膜と、前記複数の酸化膜上及び前記基板上に渡って連続的に設けられ、前記複数の各酸化膜の上部に位置するそれぞれ膜厚が異なる複数の薄膜半導体領域及び前記基板の上部に位置して前記複数の各薄膜半導体領域よりも厚い膜厚を有する厚膜半導体領域からなり、上面に平坦面を有する半導体層とを具備したことを特徴とする。
【００１５】
この発明の半導体装置は、半導体基板と、前記基板との間に空洞が生じるように前記基板上に設けられた酸化膜と、前記酸化膜上及び前記基板上に渡って連続的に設けられ、前記酸化膜の上部に位置する薄膜半導体領域及び前記基板の上部に位置して前記薄膜半導体領域よりも厚い膜厚を有する厚膜半導体領域からなり、上面に平坦面を有する半導体層とを具備したことを特徴とする。
【００１６】
この発明の半導体装置の製造方法は、一主面に分離層及び第１の半導体層が積層された第１の半導体基板を用意し、前記第１の半導体層を選択的に除去して前記半導体層に凹部及び凸部を形成し、前記第１の半導体層の形成面に第２の半導体基板を接着し、前記分離層と共に前記第１の半導体基板を剥離することを特徴とする。
【００１７】
この発明の半導体装置の製造方法は、一主面に分離層及び第１の半導体層が積層された第１の半導体基板を用意し、前記第１の半導体層の上面を選択的に酸化して酸化膜を形成し、前記酸化膜をエッチング用のマスクとして用いてエッチングを行って前記第１の半導体層を選択に除去し、前記酸化膜を残した状態で前記第１の半導体層の形成面に第２の半導体基板を接着し、前記分離層と前記第２の半導体基板との間の空洞を第２の半導体層で満たし、前記分離層と共に前記第１の半導体基板を剥離することを特徴とする。
【００１８】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を詳細に説明する。
【００１９】
（第１の実施の形態）
図１はこの発明の第１の実施の形態による半導体装置の断面図である。
【００２０】
シリコン半導体基板からなるハンドルウエハ１１上には凸状の多結晶シリコン層１２が選択的に形成されている。上記多結晶シリコン層１２上及び多結晶シリコン層１２が形成されていないハンドルウエハ１１の表面上に渡って、絶縁膜１３が形成されている。この絶縁膜１３は、例えば、酸化雰囲気中で全面を酸化することにより得られるＢＯＸ酸化膜により構成されている。上記絶縁膜１３上には半導体シリコンからなる半導体層１４が形成されている。この半導体層１４は、例えばエピタキシャル成長法により形成され、上面は平坦面とされている。
【００２１】
ここで、凸状の多結晶シリコン層１２が形成されている領域の上部における半導体層１４の膜厚は例えば５０ｎｍ程度と薄くされ、この領域の半導体層１４は薄膜半導体領域１５となり、ＳＯＩ領域として使用される。他方、多結晶シリコン層１２が形成されていない領域に位置している半導体層１４の膜厚は例えば１０μｍ程度と厚くされ、この領域の半導体層１４は厚膜半導体領域１６となり、トレンチキャパシタを有するＤＲＡＭメモリセルを形成するためのＤＲＡＭ領域として使用される。
【００２２】
また、半導体層１４の厚膜半導体領域１６の下部に位置する絶縁膜１３の一部には開口部１７が形成されている。この開口１７内には上記多結晶シリコン層１２が形成され、開口１７内部の多結晶シリコン層１２を介して、厚膜半導体領域１６とハンドルウエハ１１とが電気的に接続されている。
【００２３】
次に、図１に示すような構成の半導体装置の製造方法を説明する。
【００２４】
まず、図２に示すような構成のＳＯＩウエハ２０を用意する。このＳＯＩウエハ２０は、シリコン半導体基板からなるシードウエハ２１上に分離層２２及び一様の厚みを有する半導体層１４が積層された構造を有する。
【００２５】
このＳＯＩウエハ２０は、一般に良く知られているＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　Ｔｒａｎｓｆｅｒ）（Ｒ）技術やＵＮＩＢＯＮＤ（Ｒ）技術を用いて形成することができる。例えばＥＬＴＲＡＮ技術を用いる場合、陽極化成によりシードウエハ２１の表面に多孔質の分離層２２を形成した後、エピタキシャル成長法により半導体層１４を形成することで得られる。
【００２６】
一方、ＵＮＩＢＯＮＤ技術を用いる場合には、シードウエハ２１の表面に水素イオンを注入することで分離層２２を形成した後、エピタキシャル成長法により半導体層１４を形成することで得られる。
【００２７】
次に、図３に示すように、半導体層１４の表面に所定のパターンを有する耐エッチング用のマスク材を形成した後、半導体層１４を選択エッチングして半導体層１４に凹部２３及び凸部２４を形成する。
【００２８】
次に、図４に示すように、酸化雰囲気中で酸化を行って半導体層１４の表面に絶縁膜１３を形成した後、半導体層１４の凸部２４に対応した位置の絶縁膜１３に開口部１７を形成する。
【００２９】
続いて、全面に多結晶シリコン層１２を堆積した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）技術により平坦化して、図５に示すように多結晶シリコン層１２を半導体層１４の凹部２３内及び絶縁膜１３の開口部１７内に残す。上記多結晶シリコン層１２には予め不純物が導入されていて低抵抗化されているものを使用してもよく、あるいは不純物が導入されていない状態で堆積した後に不純物を導入して低抵抗化するようにしてもよい。
【００３０】
次に、図６に示すように、多結晶シリコン層１２の形成面にシリコン半導体基板からなるハンドルウエハ１１を張り合わせる。その後、ＳＯＩウエハ２０がＥＬＴＲＡＮ技術によって形成されている場合にはウォータージェット技術により、ＵＮＩＢＯＮＤ技術によって形成されている場合にはスマートカット（ｓｍａｒｔ　ｃｕｔ）法（Ｒ）によりそれぞれ分離層２２を破壊することで、シードウエハ２１を剥離し、剥離表面の処理を行って図１のような構造を得る。
【００３１】
この実施の形態によれば、半導体層１４に互いに膜厚が異なる薄膜半導体領域１５と厚膜半導体領域１６とを形成することができる。しかも半導体層１４の上面は平坦面となるので、この後、薄膜半導体領域１５と厚膜半導体領域１６とにそれぞれ素子を形成する際に、基板表面に段差がないので、従来のような微細パターン形成の歩留まり低下を防止することができる。
【００３２】
また、基板内部にＢＯＸ酸化膜を形成する必要がないので、薄膜半導体領域１５と厚膜半導体領域１６の境界部に結晶欠陥が発生することはない。
【００３３】
さらに厚膜半導体領域１６は、開口部１７内に設けられた多結晶シリコン層１２を介してハンドルウエハ１１と電気的に接続されているので、ＤＲＡＭメモリセルが形成される厚膜半導体領域１６の電位はハンドルウエハ１１の電位によって固定され、回路動作の不具合、例えば誤動作やノイズ特性劣化が生じる恐れがなくなる。
【００３４】
なお、上記実施の形態では、半導体層１４に凹部２３及び凸部２４を形成するために、半導体層１４を選択エッチングする場合を説明したが、これは分離層２２上に薄膜半導体領域１５に対応した厚みを有する半導体層１４を予め形成しておき、次にシリコン酸化膜などのマスクパターンを形成して選択エピタキシャル成長法により半導体層１４を選択的に成長させることで厚膜半導体領域１６を形成するようにしてもよい。このとき、エピタキシャル成長の条件により、選択成長した半導体層１４が、マスクパターン上に一部乗り上げるように成長する。また、マスクパターンを残す場合は、このマスクパターンがＳＯＩ領域における絶縁膜１３を構成することになる。
【００３５】
（第２の実施の形態）
次に、第２の実施の形態に係る半導体装置の製造方法を図７（ａ）ないし（ｄ）及び図８を参照して説明する。
【００３６】
まず、図７（ａ）に示すように、シリコン半導体基板からなるシードウエハ２１上に分離層２２及び一様の厚みを有する半導体層１４が積層された構造を有するＳＯＩウエハ２０を用意する。このＳＯＩウエハ２０の作成方法については先に述べたので説明は省略する。
【００３７】
次に、図７（ｂ）に示すように、所定のパターンを有する酸化用のマスクを半導体層１４上に形成した後、酸化雰囲気中で熱酸化を行って、半導体層１４上に酸化膜２５を形成する。
【００３８】
次に、図７（ｃ）に示すように、酸化膜２５の形成面にシリコン半導体基板からなるハンドルウエハ１１を張り合わせる。ハンドルウエハ１１の接着後、酸化膜２５が形成されていない領域には、半導体層１４とハンドルウエハ１１との間に空洞２６が生じる。
【００３９】
その後、ＳＯＩウエハ２０がＥＬＴＲＡＮ技術によって形成されている場合にはウォータージェット技術により、ＵＮＩＢＯＮＤ技術によって形成されている場合にはスマートカット（ｓｍａｒｔ　ｃｕｔ）法によりそれぞれ分離層２２を破壊することで、シードウエハ２１を剥離して図７（ｄ）に示すような構造を得る。
【００４０】
ここで、酸化膜２５が形成された領域の半導体層１４は、シリコンが酸化膜２５中に取り込まれることで当初の膜厚よりも薄くなり、この領域の半導体層１４は薄膜半導体領域１５となる。薄膜半導体領域１５の下部には酸化膜２５が形成されているので、この薄膜半導体領域１５はＳＯＩ領域となり、薄膜ＳＯＩ−ＭＯＳＦＥＴによるデジタル回路を形成することができる。
【００４１】
他方、酸化膜２５が形成されていない領域に位置している半導体層１４は当初の膜厚を維持しており、この領域の半導体層１４は厚膜半導体領域１６となる。この厚膜半導体領域１６の下部には空洞２６が存在しているので、この厚膜半導体領域１６はＳＯＮ（ｓｉｌｉｃｏｎ　ｏｎ　ｎｏｔｈｉｎｇ）領域となり、基板電位を確実に与えたバルク構造のＭＯＳＦＥＴによるアナログ回路を形成することができる。
【００４２】
この実施の形態による方法は、厚膜半導体領域１６の面積に比べて薄膜半導体領域１５の面積が広いような場合に好適である。つまり、半導体層１４の露出面に比べて酸化膜２５の面積が広くなるので、広い面積を持つ酸化膜２５とハンドルウエハ１１とを張り合わせることで強い接着強度を得ることができる。
【００４３】
この実施の形態によれば、半導体層１４に互いに膜厚が異なる薄膜半導体領域１５と厚膜半導体領域１６とを形成することができる。しかも半導体層１４の上面は平坦面となるので、この後、薄膜半導体領域１５と厚膜半導体領域１６とにそれぞれ素子を形成する際に、基板表面に段差がないので、従来のような微細パターン形成の歩留まり低下を防止することができる。
【００４４】
また、基板内部にＢＯＸ酸化膜を形成する必要がないので、薄膜半導体領域１５と厚膜半導体領域１６の境界部に結晶欠陥が発生することはない。
【００４５】
図８は、図７（ｄ）に示す半導体領域１４の薄膜半導体領域１５及び厚膜半導体領域１６にそれぞれＭＯＳＦＥＴを形成した状態を示している。
【００４６】
薄膜半導体領域１５は、絶縁膜などからなり底部が酸化膜２５に達するように形成された素子分離領域２７によって個々の素子毎に素子分離される。各素子領域にはＭＯＳＦＥＴのソース／ドレイン領域２８、チャネル領域２９が形成され、チャネル領域２９上にはＭＯＳＦＥＴのゲート電極３０が形成される。
【００４７】
厚膜半導体領域１６も絶縁膜などからなる素子分離領域２７によって個々の素子毎に素子分離され、各素子領域にはＭＯＳＦＥＴのソース／ドレイン領域２８、チャネル領域２９が形成され、チャネル領域２９上にはＭＯＳＦＥＴのゲート電極３０が形成される。また、厚膜半導体領域１６に形成されたＭＯＳＦＥＴの周囲にはガードリングＧＲが形成される。このガードリングＧＲには所定の電位が印加される。通常、ガードリングＧＲには、厚膜半導体領域１６に導入される不純物と同一導電型の不純物が導入される。
【００４８】
この実施の形態によれば、第１の実施の形態と同様の効果を得ることができると共に、厚膜半導体領域１６の下部には空洞２６が存在しているので、この厚膜半導体領域１６に形成されるＭＯＳＦＥＴと他の領域に形成されるＭＯＳＦＥＴとの間で伝播される高周波ノイズを削減できるという効果がさらに得られる。
【００４９】
なお、この実施の形態において、ハンドルウエハ１１の張り合わせ面には予め酸化膜などを形成しておいてもよく、あるいは何の表面膜も形成しておかなくてもよい。
【００５０】
次に、上記第２の実施の形態の種々の変形例について説明する。
【００５１】
まず、第１の変形例による半導体装置の製造方法を図９を参照して説明する。先の図７（ｃ）では、酸化膜２５の形成面に張り合わせるハンドルウエハ１１の貼り合わせ面が平坦であった。
【００５２】
これに対し、この変形例では、図９（ａ）に示すようにハンドルウエハ１１の貼り合わせ面において、酸化膜２５が形成されていない領域に対応した位置に予め凹部３１が形成されている点が異なる。
【００５３】
このようなハンドルウエハ１１を酸化膜２５の形成面に貼り合わせた後は、先の場合と同様に分離層２２を破壊することでシードウエハ２１を剥離して図９（ｂ）に示すような構造を得る。
【００５４】
この第１の変形例によれば、ハンドルウエハ１１の貼り合わせ面に形成される凹部３１の深さを調整することで、貼り合わせ後に厚膜半導体領域１６との間で形成される空洞２６の厚さを安定に制御することができる。これにより高周波ノイズの削減を効果的に行うことができる。
【００５５】
さらに、厚膜半導体領域１６上にインダクタ素子を形成するような場合に、このインダクタ素子のＱ値の向上を図ることができる。
【００５６】
また、ハンドルウエハ１１に凹部３１を形成したことにより、貼り合わせ時や素子形成プロセス中に生じる多少のゆがみによる部分的な空洞の欠落を抑制することが可能となる。
【００５７】
次に、第２の変形例による半導体装置の製造方法を図１０を参照して説明する。上記第１の変形例では、ハンドルウエハ１１の貼り合わせ面において酸化膜２５が形成されていない領域に対応した位置に予め凹部３１が形成される場合を説明したが、この第２の変形例では図１０（ａ）に示すようにハンドルウエハ１１の貼り合わせ面において酸化膜２５が形成されている領域に対応した位置に予め凹部３１が形成されている点が異なる。
【００５８】
そしてハンドルウエハ１１を酸化膜２５の形成面に貼り合わせた後は、先の場合と同様に分離層２２を破壊することでシードウエハ２１を剥離して図１０（ｂ）に示すような構造を得る。
【００５９】
この第２の変形例の方法は、薄膜半導体領域１５の面積に比べて厚膜半導体領域１６の面積が広いような場合に好適である。つまり、酸化膜２５の面積に比べて半導体層１４の露出面が広くなるので、広い面積を持つ半導体層１４の露出面とハンドルウエハ１１とを張り合わせることで強い接着強度を得ることができる。
【００６０】
この第２の変形例では、薄膜半導体領域１５の下部に空洞２６が形成されるので、この薄膜半導体領域１５に形成される素子の高周波ノイズの削減を効果的に行うことができる。
【００６１】
また、この第２の変形例による方法は、半導体層１４に形成される酸化膜２５は、膜厚が互いに異なる複数の酸化膜を含んでいることも特徴の一部である。図１０では膜厚が互いに異なる２種類の酸化膜２５が形成される場合を示している。酸化膜２５の膜厚が異なると、それぞれの膜厚の酸化膜２５に対応した位置の薄膜半導体領域１５の膜厚も互いに異なるようになる。
【００６２】
つまり、この第２の変形例では膜厚の異なる薄膜半導体領域１５を形成することができ、ＳＯＩ領域膜厚の異なる素子を混載することができる。
【００６３】
ところで、上記第２の実施の形態及びその第１の変形例のように、ハンドルウエハ１１を酸化膜２５に貼り合わせる場合に、貼り合わせ領域の最外周に空洞２６が位置していると接着強度が著しく低下する。そのため、ハンドルウエハ１１を酸化膜２５に貼り合わせる場合には、図１１に示すように貼り合わせ領域の最外周部に酸化膜２５が位置するように貼り合わせを行うようにすればよい。そして貼り合わせ領域の最外周部では、酸化膜２５が形成されている領域は最外周から例えば５ｍｍ程度確保されていればよい。
【００６４】
上記とは反対に、第２の実施の形態の第２の変形例のように、ハンドルウエハ１１を半導体層１４の露出面に貼り合わせる場合に、貼り合わせ領域の最外周に酸化膜２５が位置していると接着強度が著しく低下する。そのため、ハンドルウエハ１１を半導体層１４の露出面に貼り合わせる場合には、図１２に示すように貼り合わせ領域の最外周部に半導体層１４の露出面が位置するように貼り合わせを行うようにすればよい。そして貼り合わせ領域の最外周部では、半導体層１４の露出面の領域は最外周から例えば５ｍｍ程度確保されていればよい。
【００６５】
（第３の実施の形態）
次に、第３の実施の形態に係る半導体装置の製造方法を図１３（ａ）ないし（ｄ）を参照して説明する。
【００６６】
まず、図１３（ａ）に示すように、シリコン半導体基板からなるシードウエハ２１上に分離層２２及び一様の厚みを有する半導体層１４が積層された構造を有するＳＯＩウエハを用意する。このＳＯＩウエハの作成方法については先に述べたので説明は省略する。次に、所定のパターンを有する酸化用のマスクを半導体層１４上に形成した後、酸化雰囲気中で熱酸化を行って、半導体層１４上に酸化膜２５を形成する。
【００６７】
次に、ウエットエッチング法により酸化膜２５の上面を除去することで、図１３（ｂ）に示すように除去後の酸化膜２５の上面が半導体層１４の表面よりも低い位置となるようにする。
【００６８】
この後は、図１３（ｃ）に示すように、酸化膜２５の形成面にシリコン半導体基板からなるハンドルウエハ１１を張り合わせる。
【００６９】
その後、ＳＯＩウエハがＥＬＴＲＡＮ技術によって形成されている場合にはウォータージェット技術により、ＵＮＩＢＯＮＤ技術によって形成されている場合にはスマートカット（ｓｍａｒｔ　ｃｕｔ）法によりそれぞれ分離層２２を破壊して、シードウエハ２１を剥離することで図１３（ｄ）に示すような構造を得る。
【００７０】
ここで、酸化膜２５が形成された領域の半導体層１４は、シリコンが酸化膜２５中に取り込まれることで当初の膜厚よりも薄くなり、この領域における半導体層１４は薄膜半導体領域１５となる。さらに薄膜半導体領域１５の下部には酸化膜２５及び空洞２６が形成されているので、この薄膜半導体領域１５はＳＯＩ領域及びＳＯＮ領域となり、薄膜ＭＯＳＦＥＴによるデジタル回路を形成することができる。
【００７１】
他方、酸化膜２５が形成されていない領域に位置している半導体層１４は当初の膜厚を維持しており、この領域の半導体層１４は厚膜半導体領域１６となる。この厚膜半導体領域１６には、基板電位を確実に与えたバルク構造のＭＯＳＦＥＴによるアナログ回路を形成することができる。
【００７２】
この実施の形態の方法においても、半導体層１４に互いに膜厚が異なる薄膜半導体領域１５と厚膜半導体領域１６とを形成することができる。しかも半導体層１４の上面は平坦面となるので、この後、薄膜半導体領域１５と厚膜半導体領域１６とにそれぞれ素子を形成する際に、基板表面に段差がないので、従来のような微細パターン形成の歩留まり低下を防止することができる。
【００７３】
また、基板内部にＢＯＸ酸化膜を形成する必要がないので、薄膜半導体領域１５と厚膜半導体領域１６の境界部に結晶欠陥が発生することはない。
【００７４】
（第４の実施の形態）
ところで、先に説明したように、ＳＯＩウエハ２０上に形成された半導体層１４の表面に凹凸をつけて薄膜半導体領域１５と厚膜半導体領域１６とを形成する場合、凹部に何の膜も形成されていないと、ハンドルウエハ１１との張り合わせ面が凹凸状態となる。
【００７５】
一般に、凹凸のあるパターンを有するウエハを別のウエハと張り合わせる際、凸部でのみ接着強度を保つ必要があり、凸部の面積の割合が小さなチップには不向きである。
【００７６】
そこで、この第４の実施の形態の方法では、凹凸状態の半導体層１４の表面を平坦化した後、ハンドルウエハ１１と張り合わせを行うことで十分な接着強度が得られるようにしている。
【００７７】
以下、図１４（ａ）〜（ｄ）を参照してその詳細を説明する。
【００７８】
まず、図１４（ａ）に示すように、シリコン半導体基板からなるシードウエハ２１上に分離層２２及び一様の厚みを有する半導体層１４が積層された構造を有するＳＯＩウエハ２０を用意した後、半導体層１４を加工して表面に凹凸をつける。半導体層１４の加工方法としては、先に説明したように、半導体層１４を一様の膜厚で形成した後に選択エッチングを行って部分的に凹部を形成する方法でもよく、あるいは半導体層１４を一様の膜厚で形成した後に選択エピタキシャル成長を行って部分的に凸部を形成する方法でもよい。その後、表面を酸化して絶縁膜３２を形成する。
【００７９】
次に、図１４（ｂ）に示すように、全面に任意の膜、例えば多結晶シリコン、アモルファスＳｉ、シリコン酸化膜（ＳｉＯ２　）、シリコン窒化膜（ＳｉＮ）などからなる堆積膜３３を形成する。また、この堆積膜３３の代わりに流動性膜を用いるようにしてもよい。この場合、堆積膜３３としては、下地の絶縁膜３２と性質が似ている材料からなる膜を用いることが好ましい。例えば絶縁膜３２が熱酸化膜であれば、堆積膜３３としてＣＶＤ酸化膜を用いる。
【００８０】
その後、図１４（ｃ）に示すように、エッチング法やＣＭＰ法などによって堆積膜３３の上面を除去して平坦化する。その際、半導体層１４の凸部上の絶縁膜３２表面が露出するまで堆積膜３３を除去する。この後は、先に説明したように、ハンドルウエハと張り合わせを行い、分離層２２を破壊することでシードウエハ２１を剥離する。
【００８１】
この実施の形態の方法では、図１４（ｃ）に示すように、半導体層１４の上面が平坦化されているので、ハンドルウエハと貼り合わせを行う際に十分な接着強度が得られる。
【００８２】
なお、この実施の形態において、堆積膜３３の平坦化を行う際に、半導体層１４の凸部上の絶縁膜３２表面が露出するまで堆積膜３３を除去する代わりに、図１４（ｄ）に示すように、半導体層１４の凸部上にも堆積膜３３が残るように堆積膜３３を平坦化してもよい。
【００８３】
さらに、図１４（ｃ）に示すように堆積膜３３の平坦化を行った後に、図１５に示すように、新たな堆積膜３４を全面に堆積するようにしてもよい。この堆積膜３４として、例えば多結晶シリコン、アモルファスＳｉ、シリコン酸化膜（ＳｉＯ２　）、シリコン窒化膜（ＳｉＮ）などを用いることができる。
【００８４】
（第５の実施の形態）
次に、第５の実施の形態の方法を図１６を参照して説明する。
【００８５】
先に説明した凹凸のある表面パターンを有するＳＯＩウエハを別のウエハと張り合わせる際は、薄膜半導体領域の下部の絶縁膜として凹凸面に例えば１００ｎｍ程度の厚い酸化膜を形成すると、下地半導体層に大きなストレスがかかり、転位発生の危険がある。従って、酸化膜の膜厚は１０ｎｍ以下に抑えたい。
【００８６】
そこで、この第５の実施の形態の方法では、凹凸状態の半導体層の表面を酸化して１０ｎｍ以下の膜厚の酸化膜を形成した後、別の堆積膜を表面に形成することで十分な絶縁膜厚が得られるようにしている。
【００８７】
すなわち、図１６に示すように、シリコン半導体基板からなるシードウエハ２１上に分離層２２及び一様の厚みを有する半導体層１４が積層された構造を有するＳＯＩウエハ２０を用意した後、半導体層１４を加工して表面に凹凸をつける。半導体層１４の加工方法としては、先に説明したように、半導体層１４を一様の膜厚で形成した後に選択エッチングを行って部分的に凹部を形成する方法でもよく、あるいは半導体層１４を一様の膜厚で形成した後に選択エピタキシャル成長を行って部分的に凸部を形成する方法でもよい。その後、熱酸化により１０ｎｍ以下の膜厚の絶縁膜３２を形成する。
【００８８】
続いて、ＣＶＤ法などにより、全面に任意の膜、例えば多結晶シリコン、アモルファスＳｉ、シリコン酸化膜（ＳｉＯ２　）、シリコン窒化膜（ＳｉＮ）などからなる堆積膜３３を形成する。この場合、堆積膜３３としては、下地の絶縁膜３２と性質が似ている材料からなる膜を用いることが好ましい。例えば絶縁膜３２が熱酸化膜であれば、堆積膜３３としてＣＶＤ酸化膜を用いる。
【００８９】
その後、ハンドルウエハ１１と貼り合わせを行う。以下の工程は先に説明した実施の形態と同じなのでその説明は省略する。
【００９０】
この実施の形態の方法によれば、第２の実施の形態の方法の場合と同様の効果が得られる上に、半導体層１４表面の凹部の面積を縮小することができるので、ハンドルウエハ１１と貼り合わせる際に、十分な接着強度を得ることができる。
【００９１】
なお、半導体層１４表面に存在している凸部の面積が狭いような場合に、図１７（ａ）に示すように、絶縁膜３２上に堆積膜３３を形成すると、半導体層１４の凸部の上部における堆積膜３３が突出してしまい、この場合にも十分な接着強度が得られなくなる。
【００９２】
従って、このような場合には、図１７（ｂ）に示すように、堆積膜３３の突出部分を除去した後、ハンドルウエハ１１と貼り合わせるようにすれば、十分な接着強度を得ることができる。
【００９３】
（第６の実施の形態）
次に、第６の実施の形態の方法を図１８（ａ）〜（ｄ）を参照して説明する。
【００９４】
まず、図１８（ａ）に示すように、シリコン半導体基板からなるシードウエハ２１上に分離層２２及び一様の厚みを有する半導体層１４が積層された構造を有するＳＯＩウエハ２０を用意する。
【００９５】
次に、図１８（ｂ）に示すように、半導体層１４を選択的に除去して凹部及び凸部を形成する。半導体層１４を選択的に除去する方法としては、半導体層１４を選択的にＬＣＯＳ酸化した後に剥離する方法や、選択陽極化成した後に選択エッチングによって掘り下げるなどの方法がある。
【００９６】
これにより、半導体層１４には薄膜半導体領域１５と厚膜半導体領域１６とが形成される。このとき、ＬＣＯＳ酸化または選択陽極化成の工程を何回かに分けて行うことにより、図示のように深さの異なる凹部を形成して、薄膜半導体領域１５の膜厚を異ならせるようにしてもよい。その後、半導体層１４の表面を熱酸化して１０ｎｍ以下の膜厚の絶縁膜３２を形成する。
【００９７】
次に、図１８（ｃ）に示すように、半導体層１４上にシリコン半導体基板からなるハンドルウエハ１１を張り合わせる。
【００９８】
その後、ＳＯＩウエハ２０がＥＬＴＲＡＮ技術によって形成されている場合にはウォータージェット技術により、ＵＮＩＢＯＮＤ技術によって形成されている場合にはスマートカット（ｓｍａｒｔ　ｃｕｔ）法によりそれぞれ分離層２２を破壊することで、シードウエハ２１を剥離して図１８（ｄ）に示すような構造を得る。
【００９９】
この実施の形態の方法においても、半導体層１４に互いに膜厚が異なる薄膜半導体領域１５と厚膜半導体領域１６とを形成することができる。しかも半導体層１４の上面は平坦面となるので、この後、薄膜半導体領域１５と厚膜半導体領域１６とにそれぞれ素子を形成する際に、基板表面に段差がないので、従来のような微細パターン形成の歩留まり低下を防止することができる。
【０１００】
また、基板内部にＢＯＸ酸化膜を形成する必要がないので、薄膜半導体領域１５と厚膜半導体領域１６の境界部に結晶欠陥が発生することはない。
【０１０１】
なお、この実施の形態の方法では、薄膜半導体領域１５下部の空洞２６をそのまま残す場合を示しているが、先の第４の実施の形態の場合と同様に、図１８（ｂ）の工程の後で図１８（ｃ）の工程の前に、絶縁膜３２上に絶縁膜、半導体膜、導体膜などからなる他の堆積膜を形成して表面を平坦化することにより、最終的に空洞２６が残らない構造にしてもよい。
【０１０２】
（第７の実施の形態）
次に、第７の実施の形態の方法を図１９（ａ）〜（ｃ）を参照して説明する。
【０１０３】
先に説明した各実施の形態及び変形例の方法では、半導体層１４に凹部を形成する場合に元の半導体層１４の一部をそのまま残して凹部を形成するようにしていた。しかし、このような方法では、薄膜半導体領域として残す半導体層１４の凹部の膜厚の制御性が問題となる場合がある。
【０１０４】
そこで、この実施の形態の方法では、半導体層１４とは別の半導体層を用いて凹部、つまり薄膜半導体領域を形成することで、薄膜半導体領域の膜厚の制御性を向上させるようにしている。
【０１０５】
まず、図１９（ａ）に示すように、シリコン半導体基板からなるシードウエハ２１上に分離層２２及び一様の厚みを有する半導体層１４が積層された構造を有するＳＯＩウエハ２０を用意する。
【０１０６】
次に、図１９（ｂ）に示すように、半導体層１４を選択的にエッチング除去して分離層２２に達する開口部３５を形成する。
【０１０７】
次に、水素アニールを行ってエッチング面の均一性を高めた後、図１９（ｃ）に示すように、エピタキシャル成長を行って全面に半導体シリコンからなる半導体層３６を堆積する。これにより元の半導体層１４と新たに堆積した半導体層３６とによって厚膜半導体領域が形成され、開口部３５内に堆積された半導体層３６によって薄膜半導体領域が形成される。
【０１０８】
この後は、第４の実施の形態と同様に半導体層１４表面の凹凸状態を平坦化するか、もしくはそのままの状態でハンドルウエハを張り合わせ、さらに分離層２２を破壊してシードウエハ２１を剥離する。
【０１０９】
この実施の形態の方法では、第２の実施の形態の方法と同様の効果が得られる上に、薄膜半導体領域の膜厚はエピタキシャル成長層によって決まるので、薄膜半導体領域の膜厚の制御性を向上させることができるという効果がさらに得られる。
【０１１０】
（第８の実施の形態）
次に、第８の実施の形態の方法を図２０（ａ）〜（ｄ）及び図２１（ａ）、（ｂ）を参照して説明する。
【０１１１】
まず、図２０（ａ）に示すように、シリコン半導体基板からなるシードウエハ２１上に分離層２２及び一様の厚みを有する半導体層１４が積層された構造を有するＳＯＩウエハ２０を用意する。
【０１１２】
次に、図２０（ｂ）に示すように、半導体層１４を選択的に酸化して酸化膜３７を形成する。
【０１１３】
次に、図２０（ｃ）に示すように、上記酸化膜３７をエッチング用のマスクとして用いて、分離層２２が露出するまで半導体層１４を選択エッチングする。この後、水素アニールを行ってエッチング面の均一性を改善させるようにしてもよい。
【０１１４】
続いて、図２０（ｄ）に示すように、上記酸化膜３７を残したままの状態で、半導体層１４上にシリコン半導体基板からなるハンドルウエハ１１を張り合わせる。
【０１１５】
その後、図２１（ａ）に示すように、エピタキシャル成長技術により、ハンドルウエハ１１と分離層２２との間の空間を単結晶シリコンで埋めて半導体層３８を形成する。
【０１１６】
この後、分離層２２を破壊することでシードウエハ２１を剥離して図２１（ｂ）に示すような構造を得る。
【０１１７】
ここで、酸化膜３７上に残された半導体層１４は薄膜半導体領域となる。この薄膜半導体領域の下部には酸化膜３７が形成されているので、この薄膜半導体領域はＳＯＩ領域となり、薄膜半導体領域には薄膜ＳＯＩ−ＭＯＳＦＥＴによるデジタル回路を形成することができる。
【０１１８】
他方、エピタキシャル成長によって形成された半導体層３８は厚膜半導体領域となる。この厚膜半導体領域はハンドルウエハ１１と電気的に接続されているので、厚膜半導体領域には基板電位を確実に与えたバルク構造のＭＯＳＦＥＴによるアナログ回路を形成することができる。
【０１１９】
この実施の形態の方法においても、ハンドルウエハ１１上に互いに膜厚が異なる薄膜半導体領域と厚膜半導体領域とを形成することができる。しかも薄膜半導体領域と厚膜半導体領域の上面は同一面となり、平坦面となるので、この後、薄膜半導体領域と厚膜半導体領域とにそれぞれ素子を形成する際に、基板表面に段差がないので、従来のような微細パターン形成の歩留まり低下を防止することができる。
【０１２０】
また、基板内部にＢＯＸ酸化膜を形成する必要がないので、薄膜半導体領域と厚膜半導体領域の境界部に結晶欠陥が発生することはない。
【０１２１】
次に、上記のようにしてハンドルウエハが張り合わされた張り合わせウエハを用いて素子を形成したこの発明の応用例について説明する。
【０１２２】
図２２は、張り合わせウエハにＤＲＡＭメモリセルのＭＯＳＦＥＴ４１とトレンチキャパシタ４２とを形成した半導体装置を示している。この場合、絶縁膜３２が形成されている貼り合わせ面が、トレンチキャパシタ４２のプレート電極に相当する拡散層領域４３に位置するように設定することで、張り合わせウエハに界面が存在していても、素子特性の劣化、この場合にはトレンチキャパシタ４２のリーク特性劣化を防止することができる。
【０１２３】
図２３は、図２２の場合と同様に、張り合わせウエハにＤＲＡＭメモリセルのＭＯＳＦＥＴ４１とトレンチキャパシタ４２とを形成した半導体装置を示している。この場合、貼り合わせ面が互いにＮ−ｗｅｌｌ領域４４となりかつこのＮ−ｗｅｌｌ領域４４がトレンチキャパシタ４２のプレート電極に相当する拡散層領域となるように形成することで、素子特性の劣化を防止することができる。
【０１２４】
図２４は、張り合わせウエハにＥＳＤ素子としてのＭＯＳＦＥＴを形成した半導体装置を示している。ウエハ同士の貼り合わせ界面は、同一材料同士であっても、面方位の合わせずれが生じるため、アモルファス状態などが形成され、通常の単結晶基板状態に比べ、品質が低下した界面となる。この界面に空乏層がオーバーラップするような接合の場合、接合リーク電流の増加や接合耐圧の低下が起こる。
【０１２５】
図２４の半導体装置は上記界面の特性を積極的に利用するようにしたものであり、ＥＳＤ素子としてのＭＯＳＦＥＴ４５のドレイン領域４６、ソース領域４７を半導体層１４内に形成する際に、ドレイン領域４６が貼り合わせ面の上部に位置するようにＭＯＳＦＥＴ４５を形成している。このようにすることにより、ドレイン領域４６にサージ電圧が印加された場合に、ドレイン領域から伸びる空乏層を貼り合わせ面とオーバーラップさせることで、サージ電荷の放電性が高められる。
【０１２６】
なお、半導体層１４下部の酸化膜２５の代わりに空洞を形成するようにしてもよい。
【０１２７】
この発明は上記した各実施の形態及び変形例に限定されるものではなく、さらなる種々の変形が可能であることはいうまでもない。例えば、ハンドルウエハ１１、シードウエハ２１及び半導体層１４がそれぞれ半導体シリコン（Ｓｉ）からなる場合について説明したが、これはＳｉの他にＳｉＧｅ、ＧａＡｓなどの半導体材料を用いてもよい。
【０１２８】
【発明の効果】
以上説明したようにこの発明によれば、異なる膜厚の半導体領域を有し、素子形成面が平坦な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態による半導体装置の断面図。
【図２】図１の半導体装置の製造方法の最初の工程を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】この発明の第２の実施の形態に係る半導体装置の製造方法を工程順に示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】第２の実施の形態の第１の変形例による半導体装置の製造方法の工程の一部を示す断面図。
【図１０】第２の実施の形態の第２の変形例による半導体装置の製造方法の工程の一部を示す断面図。
【図１１】第２の実施の形態による半導体装置の製造方法の工程の一部を示す断面図。
【図１２】第２の実施の形態による半導体装置の製造方法の工程の一部を示す断面図。
【図１３】この発明の第３の実施の形態に係る半導体装置の製造方法を工程順に示す断面図。
【図１４】この発明の第４の実施の形態に係る半導体装置の製造方法を工程順に示す断面図。
【図１５】第４の実施の形態による半導体装置の製造方法の工程の一部を示す断面図。
【図１６】この発明の第５の実施の形態による半導体装置の製造方法の工程の一部を示す断面図。
【図１７】第５の実施の形態による半導体装置の製造方法の工程の一部を示す断面図。
【図１８】この発明の第６の実施の形態に係る半導体装置の製造方法を工程順に示す断面図。
【図１９】この発明の第７の実施の形態に係る半導体装置の製造方法を工程順に示す断面図。
【図２０】この発明の第８の実施の形態に係る半導体装置の製造方法を工程順に示す断面図。
【図２１】図２０に続く工程を示す断面図。
【図２２】この発明の応用例の半導体装置の断面図。
【図２３】図２２とは異なるこの発明の応用例の半導体装置の断面図。
【図２４】図２２及び図２３とは異なるこの発明の応用例の半導体装置の断面図。
【符号の説明】
１１…ハンドルウエハ、
１２…多結晶シリコン層、
１３…絶縁膜、
１４…半導体層、
１５…薄膜半導体領域、
１６…厚膜半導体領域、
１７…開口部、
２０…ＳＯＩウエハ２０、
２１…シードウエハ、
２２…分離層、
２３…半導体層の凹部、
２４…半導体層の凸部、
２５…酸化膜、
２６…空洞、
３１…ハンドルウエハの凹部、
３２…絶縁膜、
３３、３４…堆積膜、
３５…開口部、
３６…半導体層、
３７…酸化膜、
３８…半導体層。

Claims (28)

  1. 一主面に分離層が形成された第１の半導体基板を用意し、
    前記分離層上に凹部及び凸部を有する半導体層を形成し、
    前記半導体層上に堆積膜を形成した後、この堆積膜を平坦化し、
    前記堆積膜の形成面に第２の半導体基板を接着し、
    前記分離層と共に前記第１の半導体基板を剥離することを特徴とする半導体装置の製造方法。
  2. 前記分離層上に前記半導体層を形成する際に、
    前記分離層上に一様な厚みで前記半導体層を形成し、
    前記半導体層を選択的に除去することで前記半導体層に前記凹部及び凸部を形成することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記分離層上に前記半導体層を形成する際に、
    前記分離層上に一様な厚みで前記半導体層を形成し、
    前記半導体層を選択的に成長させることで前記半導体層に前記凹部及び凸部を形成することを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記半導体層を形成した後、前記堆積膜を形成する前に、前記半導体層の表面に絶縁膜を形成し、
    前記絶縁膜の前記半導体層の凸部に対応した位置に開口部を形成し、
    前記堆積膜を形成する際に前記開口部を前記堆積膜で埋めることを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記半導体層の表面を酸化して前記絶縁膜を形成することを特徴とする請求項４記載の半導体装置の製造方法。
  6. 前記第１、第２の半導体基板及び前記半導体層がＳｉ、ＳｉＧｅ、ＧａＡｓいずれかからなることを特徴とする請求項１記載の半導体装置の製造方法。
  7. 前記堆積膜が多結晶シリコン膜であることを特徴とする請求項１記載の半導体装置の製造方法。
  8. 半導体基板と、
    前記基板上に選択的に設けられた凸状の膜と、
    前記凸状の膜上及び前記基板表面上に渡って連続的に設けられた絶縁膜と、
    前記絶縁膜上に設けられ、前記凸状の膜の上部に位置する薄膜半導体領域及びそれ以外の部分に位置して前記薄膜半導体領域よりも厚い膜厚を有する厚膜半導体領域からなり、上面に平坦面を有する半導体層と、
    前記半導体層の前記厚膜半導体領域に対応した位置の前記絶縁膜中に設けられ、前記半導体層と基板とを電気的に接続する導電体層
    とを具備したことを特徴とする半導体装置。
  9. 前記凸状の膜が前記導電体層と同じ材料を用いて構成されていることを特徴とする請求項８記載の半導体装置。
  10. 前記凸状の膜及び前記導電体層が多結晶シリコン膜であることを特徴とする請求項８記載の半導体装置の製造方法。
  11. 前記半導体基板及び前記半導体層がＳｉ、ＳｉＧｅ、ＧａＡｓいずれかからなることを特徴とする請求項８記載の半導体装置。
  12. 一主面に分離層及び半導体層が積層された第１の半導体基板を用意し、
    前記半導体層を選択的に酸化して酸化膜を形成し、
    前記酸化膜の形成面に第２の半導体基板を接着し、
    前記分離層と共に前記第１の半導体基板を剥離することを特徴とする半導体装置の製造方法。
  13. 前記酸化膜を形成した後、前記第２の半導体基板を接着する前に、前記酸化膜を表面から除去して前記酸化膜の上面が前記半導体層の表面よりも低い位置となるように形成することを特徴とする請求項１２記載の半導体装置の製造方法。
  14. 前記第２の半導体基板の接着面には、前記酸化膜が形成されない前記半導体層の領域に対応した位置に予め凹部が形成されていることを特徴とする請求項１２記載の半導体装置の製造方法。
  15. 前記第２の半導体基板の接着面には、前記酸化膜が形成される前記半導体層の領域に対応した位置に予め凹部が形成されていることを特徴とする請求項１２記載の半導体装置の製造方法。
  16. 前記酸化膜を形成する際に、互いに膜厚が異なるように酸化膜を形成することを特徴とする請求項１２記載の半導体装置の製造方法。
  17. 前記第１、第２の半導体基板がＳｉ、ＳｉＧｅ、ＧａＡｓいずれかからなることを特徴とする請求項１２記載の半導体装置の製造方法。
  18. 半導体基板と、
    前記基板上に選択的に設けられた酸化膜と、
    前記酸化膜上及び前記酸化膜が形成されていない領域では前記基板との間に空洞が生じるように設けられ、前記酸化膜の上部に位置する薄膜半導体領域及びそれ以外の領域に位置して前記薄膜半導体領域よりも厚い膜厚を有する厚膜半導体領域からなり、上面に平坦面を有する半導体層
    とを具備したことを特徴とする半導体装置。
  19. 半導体基板と、
    前記基板上に選択的に設けられた互いに膜厚が異なる複数の酸化膜と、
    前記複数の酸化膜上及び前記基板上に渡って連続的に設けられ、前記複数の各酸化膜の上部に位置するそれぞれ膜厚が異なる複数の薄膜半導体領域及び前記基板の上部に位置して前記複数の各薄膜半導体領域よりも厚い膜厚を有する厚膜半導体領域からなり、上面に平坦面を有する半導体層
    とを具備したことを特徴とする半導体装置。
  20. 半導体基板と、
    前記基板との間に空洞が生じるように前記基板上に設けられた酸化膜と、
    前記酸化膜上及び前記基板上に渡って連続的に設けられ、前記酸化膜の上部に位置する薄膜半導体領域及び前記基板の上部に位置して前記薄膜半導体領域よりも厚い膜厚を有する厚膜半導体領域からなり、上面に平坦面を有する半導体層
    とを具備したことを特徴とする半導体装置。
  21. 一主面に分離層及び第１の半導体層が積層された第１の半導体基板を用意し、
    前記第１の半導体層を選択的に除去して前記半導体層に凹部及び凸部を形成し、
    前記第１の半導体層の形成面に第２の半導体基板を接着し、
    前記分離層と共に前記第１の半導体基板を剥離することを特徴とする半導体装置の製造方法。
  22. 前記凹部及び凸部が形成された前記第１の半導体層の表面に前記第１の半導体層とは異なる材料からなる膜を形成して平坦化することを特徴とする請求項２１記載の半導体装置の製造方法。
  23. 前記第１の半導体層に前記凹部及び凸部を形成した後、前記第２の半導体基板を接着する前に、前記第１の半導体層の表面に絶縁膜を形成することを特徴とする請求項２１記載の半導体装置の製造方法。
  24. 前記第１の半導体層の表面を酸化して前記絶縁膜を形成することを特徴とする請求項２３記載の半導体装置の製造方法。
  25. 前記絶縁膜を形成した後、第２の半導体基板を接着する前に、前記絶縁膜上に前記絶縁膜とは異なる膜を形成することを特徴とする請求項２３記載の半導体装置の製造方法。
  26. 前記第１の半導体層に前記凹部を形成する際に、
    前記分離層に達するまで前記第１の半導体層を除去した後、前記第１の半導体層上に第２の半導体層を形成することを特徴とする請求項２１記載の半導体装置の製造方法。
  27. 前記第１、第２の半導体基板がＳｉ、ＳｉＧｅ、ＧａＡｓいずれかからなることを特徴とする請求項２１記載の半導体装置の製造方法。
  28. 一主面に分離層及び第１の半導体層が積層された第１の半導体基板を用意し、
    前記第１の半導体層の上面を選択的に酸化して酸化膜を形成し、
    前記酸化膜をエッチング用のマスクとして用いてエッチングを行って前記第１の半導体層を選択に除去し、
    前記酸化膜を残した状態で前記第１の半導体層の形成面に第２の半導体基板を接着し、
    前記分離層と前記第２の半導体基板との間の空洞を第２の半導体層で満たし、前記分離層と共に前記第１の半導体基板を剥離することを特徴とする半導体装置の製造方法。
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