JP4322453B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、特に、ＳＯＩ（Silicon On Insulator）基板領域に形成される回路素子と、バルク（Bulk）状基板領域に形成される回路素子とを同一チップ上に搭載した半導体装置、およびその製造方法に関する。
【０００２】
【従来の技術】
１つのＭＯＳＦＥＴと１つのキャパシタとから構成される１Ｔ１Ｃ（１トランジスタ１キャパシタ）型のメモリセルを有するＤＲＡＭは、高集積化に適した安価な大容量メモリとして、広範な用途に用いられている。特に近年、このようなＤＲＡＭとロジック回路とを同一の半導体チップ上に集積して、システム性能を向上するシステムＬＳＩへの要求が高まっている。
【０００３】
一方、ＭＯＳＦＥＴを中心に構成するロジック回路の高性能化を図るため、従来のシリコンバルク基板に代えて、ＳＯＩ基板の表面側薄膜シリコン層（以下、「ＳＯＩ層」と称する）にトランジスタを形成したＳＯＩＭＯＳＦＥＴなどのＳＯＩ素子が脚光を浴び、すでに高性能ロジック用途に製品化が始まっている。このような流れの中で、ＳＯＩ素子で構成される高性能ロジック回路（以下、「ＳＯＩロジック」と称する）の性能をさらに引き出すべく、ＤＲＡＭなどのメモリをＳＯＩロジックとともに搭載したシステムＬＳＩあるいはシステムオンチップの開発が急務となっている。
【０００４】
しかし、ＳＯＩ基板上に、高性能ロジックを構成する素子（たとえばＳＯＩＭＯＳＦＥＴ）と同じ構造でＤＲＡＭを形成することは、以下の理由で困難である。
【０００５】
まず、ＳＯＩＭＯＳＦＥＴは一般的な使用において、チャネルが形成されるボディ領域の電位がフローティングとなるため、回路動作に伴うリーク電流やしきい値変動を生じる。たとえば、パストランジスタとして用いた場合、ゲート電圧がオフとなる条件下であっても、ソース・ドレイン電圧の動作条件によっては、寄生ＭＯＳＦＥＴ電流や寄生バイポーラ電流といったリーク電流が流れることがある。このため、リテンションの問題から、ＤＲＡＭのセルトランジスタのようにリーク電流スペックの厳しい回路に、ＳＯＩＭＯＳＦＥＴを適用することは不向きである。
【０００６】
また、基板浮遊効果により、トランジスタの動作履歴を含む動作条件の違いに応じて、しきい電圧にばらつきが生じる。このため、ＳＯＩＭＯＳＦＥＴをＤＲＡＭのセンスアンプ回路に用いる場合、ペアトランジスタ間のしきい電圧のばらつきを増幅してしまい、センスマージンを劣化させるため不向きである。
【０００７】
このような基板浮遊を解決する方法として、従来のＭＯＳＦＥＴパターンに対して、ボディ部からの引出し素子領域とコンタクトを設けてボディ電位を固定する方法も提案されている。しかし、この方法では、セルやセンスアンプ部の面積が大幅に増大し、ＤＲＡＭの最大の特長である高集積性を損なうという問題がある。
【０００８】
そこで、ＳＯＩ基板に一部バルク領域を設け、バルク領域内に、基板浮遊効果と相性の悪いＤＲＡＭなどの回路を形成することが考えられる。実際、これを実現するために、ＳＯＩ基板中にバルク領域を備えた基板（以下「ＳＯＩ／バルク基板」という）の形成方法が種々提案されている。
【０００９】
第１の方法として、マスクパターンを用いたＳＩＭＯＸ（Separation by Implanted Oxygen） 法により、Ｓｉ基板の所望の位置に酸素注入を行って、ＳＯＩ基板中にバルク領域を形成する方法（特開平１０−３０３３８５号公報、および Robert Hannon, et al. 2000 Symposium on VLSI Technology of Technical Papers, pp66-67）がある。
【００１０】
第２の方法は、絶縁膜をパターニングしたシリコン（Ｓｉ）基板上に別のシリコン（Ｓｉ）基板を張り合わせることによって、ＳＯＩ領域とバルク領域を混在させる方法である（特開平８−３１６４３１号公報）。
【００１１】
第３の方法は、ＳＯＩ基板の所定の位置で、表面のＳＯＩ層と、その下方の埋め込み絶縁膜とを部分的にエッチング除去して支持基板を露出し、ＳＯＩ基板内にバルク領域を作製する方法（特開平７−１０６４３４号公報、特開平１１−２３８８６０号公報、および特開２０００−９１５３４号公報）である。
【００１２】
第４の方法は、第３の方法による部分エッチング除去で生じたＳＯＩ領域とバルク領域の段差を解消するために、バルク領域にＳｉエピタキシャル成長層を形成する方法である。この方法では、エピタキシャル成長層をＳＯＩ領域上のマスク材よりも高い位置まで形成し、その後、マスク材をストッパにしてエピタキシャル成長層を研磨し、平坦化する（特開２０００−２４３９４４号公報）。
【００１３】
これらのＳＯＩ／バルク基板形成方法は、いずれも以下の問題点を有する。
【００１４】
第１の方法では、酸素イオン注入によるダメージにより、ＳＯＩ層の結晶性がよくない。また、酸素イオン注入による埋め込み酸化膜形成時に体積膨張による応力が生じ、ＳＯＩ領域とバルク領域の境界部に結晶欠陥が発生する。
【００１５】
第２の方法では、Ｓｉ基板同士の張り合わせ面で、汚染物や結晶方位のずれなどにより、結晶性の劣化や電気的特性の劣化につながる界面準位の形成が起こる。このため、バルク領域で必要とされるウェル接合や、トレンチキャパシタなどの深い素子で特性劣化を誘発する。
【００１６】
第３の方法では、ＳＯＩ領域とバルク領域の間に、ＳＯＩ層と埋め込み絶縁膜の厚さ分に相当する段差が発生し、リソグラフィ工程のフォーカスマージンの確保が困難になる。
【００１７】
第４の方法では、バルク領域を構成するエピタキシャル成長層の側面が、ＳＯＩ基板との境界と接する部分で結晶が劣化するという問題がある。これは、露出したＳＯＩ層側面からもエピタキシャル層が成長することに起因する。エッチング面であるＳＯＩ層側壁からのエピタキシャル層はもともと結晶性が悪いうえに、隣接する支持基板から成長した結晶と接触する領域で、結晶方位のミスマッチが生じ、結晶性がさらに悪化するためである。
【００１８】
また、段差解消のために形成したエピタキシャル成長層の表面を研磨平坦化するとはいえ、あらかじめＳＯＩ層上に形成したマスク材をストッパにして研磨する。このため、結局はエピタキシャル成長層表面の高さが、マスク材の厚さ分だけ、ＳＯＩ層表面の高さよりも高くなる。また、成長層領域が広い場合は、研磨により中央部分が窪むディシングが生じる。このような表面位置の不均衡は、後工程で段差として残り、製造工程に悪影響を及ぼす。
【００１９】
【発明が解決しようとする課題】
上述した第４の方法で、領域間の境界における結晶劣化を防止するために、エッチングにより露出したＳＯＩ層の側壁をＳｉＮ等の側壁防止膜で保護した上で、エピタキシャル成長層を形成する方法が考えられる。
【００２０】
しかし、エピタキシャル成長によるバルク領域とＳＯＩ基板領域の境界にＳｉＮ側壁防止膜が存在すると、境界の近傍数μｍの範囲にわたって、ＳＯＩ層およびエピタキシャル成長層の双方にかなりの応力が発生し、半導体の移動度が劣化する。移動度が劣化した場所に素子を形成すると、その素子の特性も劣化する。
【００２１】
応力の影響を避けるためには、ＳＯＩ基板領域とバルク領域との間に十分なマージンスペースを確保し、境界付近に素子を形成しないようにする必要があるが、これではチップ面積の増大が避けられない。
【００２２】
また、エピタキシャル成長層とＳＯＩ基板表面との段差をなくし、均一な高さに素子が形成できることが望まれる。
【００２３】
そこで本発明は、第４の方法をさらに改良し、バルク基板領域と、ＳＯＩ基板領域の間に発生する応力を解消し、かつチップ面積の増大に影響せず、均一な高さに素子が形成される改良された半導体装置と、その製造方法を提供する。
【００２４】
【課題を解決するための手段】
本発明の第１の側面として、半導体装置は、支持基板と、支持基板上に形成されたバルク成長層に素子が形成されるバルク素子領域と、支持基板上に埋め込み絶縁膜および埋め込み絶縁膜上のＳＯＩ層を有して前記ＳＯＩ層に素子が形成されるＳＯＩ素子領域と、これらのバルク素子領域とＳＯＩ素子領域の境界に位置する境界層を有する。バルク素子領域に素子が形成される第１の素子形成面と、ＳＯＩ素子領域内に素子が形成される第２の素子形成面は、ほぼ同じ高さに位置する。
【００２５】
バルク成長層がシリコンの場合に、境界層はたとえばポリシリコンや、シリコンゲルマニウムなどのシリコン系ゲート材料である。
【００２６】
半導体装置はまた、バルク素子領域内に位置する第１の素子分離と、ＳＯＩ素子領域内に位置する第２の素子分離と、境界に位置する第３の素子分離を有し、第３の素子分離が境界層となる。この場合、第１〜第３の素子分離は、ほぼ同じ深さで、ＳＯＩ素子領域の埋め込み絶縁膜よりも深いことが好ましい。
【００２７】
半導体装置また、バルク素子領域内の第１の素子分離と、ＳＯＩ素子領域内にあり、第１の素子分離よりも浅い第２の素子分離のいずれかのうち、最も境界に近い素子分離が、境界層を兼用してもよい。たとえば、第２の素子分離が境界層を兼ねる場合は、境界層はその底面で埋め込み絶縁膜に接する。
【００２８】
半導体装置はまた、バルク素子領域内部の境界近傍に、ダミーの埋め込み層を有してもよい。
【００２９】
このような構成により、半導体装置の素子形成面の平坦化が図られ、後工程での悪影響が緩和される。また、本来素子が形成されることのない境界に、種々の境界層を設けることにより、応力を緩和するとともに、チップ面積の増大を抑制することができる。
【００３０】
第２の側面として、バルク状基板領域とＳＯＩ基板領域との間の応力を低減した半導体装置の簡便な製造方法を提供する。この方法は以下の工程を含む。
【００３１】
（ａ） 支持基板と、支持基板上の埋め込み絶縁膜と、埋め込み絶縁膜上のシリコン層とから構成されるＳＯＩ基板を準備する
（ｂ） ＳＯＩ基板の所定の箇所で、前記シリコン層と、埋め込み絶縁膜の一部を除去する
（ｃ） 除去により露出したシリコン層の側壁を覆う側壁保護膜を形成する
（ｄ） 前記所定の箇所で前記支持基板の表面を露出させ、露出した面から前記シリコン層の表面に一致する高さのバルク成長層を形成する
（ｅ） バルク成長層と前記ＳＯＩ基板に、同じ深さの素子分離を一括して形成する
（ｆ） バルク成長層とＳＯＩ基板に素子を形成する。
【００３２】
第３の側面として、バルク状基板領域とＳＯＩ基板領域の間の応力を緩和するとともに、それぞれの領域に適した素子分離を有する半導体装置の簡便な製造方法を提供する。この方法は以下の工程を含む。
【００３３】
（ａ） 支持基板と、支持基板上の埋め込み絶縁膜と、埋め込み絶縁膜上のシリコン層とから構成されるＳＯＩ基板を準備する
（ｂ） ＳＯＩ基板の第１の位置で前記シリコン層を除去し、除去した位置に第１の素子分離絶縁膜を形成する
（ｃ） 第１の素子分離絶縁膜でシリコン層の側壁を覆ったまま、第２の位置で、支持基板の表面を露出する
（ｄ） 露出させた面から、シリコン層の表面に一致する高さのバルク成長層を形成する
（ｅ） バルク成長層に、第１の素子分離絶縁膜よりも深い第２の素子分離絶縁膜を形成する
（ｆ） バルク成長層とシリコン層に素子を形成する。
【００３４】
第４の側面として、たとえ熱応力が生じてもバルク状基板領域とＳＯＩ基板領域の結境で発生する転位の拡張を防止することのできる半導体装置の製造方法を提供する。この方法は以下の工程を含む。
【００３５】
（ａ） 支持基板と、支持基板上の埋め込み絶縁膜と、埋め込み絶縁膜上のシリコン層とから構成されるＳＯＩ基板を準備する
（ｂ） ＳＯＩ基板の所定の箇所で、シリコン層と、埋め込み絶縁膜を除去して、支持基板の表面を露出する
（ｃ） 露出した支持基板の表面から、シリコン層の表面に一致する高さのバルク成長層を形成する
（ｄ） バルク成長層の境界近傍に、埋め込み絶縁膜よりも深いダミートレンチを形成する
（ｅ） バルク成長層とＳＯＩ基板の所定の位置に素子を形成する。
【００３６】
その他の構成、特徴は、以下で図面を参照して述べる詳細な説明により、いっそう明確になる。
【００３７】
【発明の実施の形態】
図１は、本発明が適用される半導体チップ１０の構成例を示す。半導体チップ１０は、バルク基板領域に素子が形成されるバルク素子領域１１と、ＳＯＩ基板領域に素子が形成されるＳＯＩ素子領域１２を有し、１つのチップ上に複数の機能要素を搭載してシステムを構成する、いわゆるシステムオンチップ型の半導体装置である。
【００３８】
ＳＯＩ素子領域１２では、埋め込み絶縁膜上の薄膜シリコン層（ＳＯＩ層）に素子が形成される。この領域では、素子活性層の直下が絶縁体になるため、ロジック回路等の、高速性、高信頼性が必要とされる素子の形成に適する。一方、バルク素子領域１１は、基板浮遊やリテンションの観点から、ＳＯＩ層よりバルク基板への形成が適する素子、たとえばＤＲＡＭセルなどが形成される。
【００３９】
図１（ａ）は、半導体チップ１０内に単一のバルク素子領域１１を配置した例を、図１（ｂ）は、半導体チップ１０内に複数のバルク素子領域１１を配置した例を示す。詳細な図示はしないが、いずれの配置例においても、バルク素子領域１１にはＤＲＡＭセルのみならず、その周辺回路（たとえば、電源回路、デコード回路、Ｉ／Ｏ回路など）も合わせて形成され、全体としてのひとつの機能ブロックを構成する。このような機能ブロックを、「ＤＲＡＭマクロ」と称する。
【００４０】
一方、ＳＯＩ素子領域１２には、表面ＳＯＩ層にたとえばＭＯＳトランジスタを形成した高速ロジック回路が形成される。このようなロジック回路を「ＳＯＩロジック」と称する。
【００４１】
以下、システムオンチップの一例として、ひとつのチップ上にＤＲＡＭマクロとＳＯＩロジックとが搭載される構成を例にとって、種々の実施形態を説明する。
【００４２】
＜第１実施形態＞
図２は、本発明の第１実施形態に係る半導体装置であり、図１（ｂ）のＡ−Ａ’ラインに沿った断面構成の一例を示す。図２に示す半導体チップ１０は、支持基板２１と、支持基板２１上に形成されたバルク成長層２６に素子が形成されるバルク素子領域１１と、支持基板２１上の埋め込み酸化膜２２上に位置するシリコン層（ＳＯＩ層）２３に素子が形成されるＳＯＩ素子領域１２と、これらの領域の境界に位置する境界層であるポリシリコン層４７を備える。図２の例では、バルク素子領域１１は、バルク成長層として、単結晶Ｓｉのエピタキシャル成長層２６を有し、支持基板２１は、たとえばｐ型のシリコン支持基板である。
【００４３】
バルク素子領域１１は、たとえばトレンチ型キャパシタ３０を使用したＤＲＡＭセル４３、周辺トランジスタ４４、その他図示はしないが、必要な回路素子を含む。これらの素子や回路全体で、ひとつの機能ブロックとしてＤＲＡＭマクロを構成する。
【００４４】
ＳＯＩ素子領域１２は、たとえばＭＯＳＦＥＴ４５のアレイを含み、これらの高速素子でＳＯＩロジックを構成する。
【００４５】
ＤＲＡＭセル４３や周辺トランジスタ４４が形成されるエピタキシャル成長層２６の表面と、ＭＯＳＦＥＴ４５が形成されるＳＯＩ層２３の表面の高さは、ほぼ等しい。したがって、半導体チップ１０においては、バルク素子領域１１内の素子と、ＳＯＩ素子領域１２内の素子は、ほぼ同レベルに位置することになる。
【００４６】
ＤＲＡＭセル４３、周辺トランジスタ４４、ＭＯＳＦＥＴ４５は、たとえばポリシリコン等のシリコン系のゲート電極３９ａ、４１、３９ｂを有する。図２の例では、バルク素子領域１１とＳＯＩ素子領域の境界に位置する境界層としてポリシリコン層４７を用いているが、素子４３、４４、４５のゲート材料として用いられるシリコン系材料であれば、たとえばＳｉＧｅ（シリコンゲルマニウム）などの層であってもよい。
【００４７】
図２の例では、ポリシリコンの境界層４７が、エピタキシャル成長層２６とＳＯＩ層２３の表面と揃う高さであるが、素子のゲート３９ａ、３９ｂ、４１と同じ高さまで突出していてもよい。
【００４８】
半導体チップ１０はまた、ＤＲＡＭマクロが形成されるバルク素子領域１１内に、各素子４３、４４を分離する第１の素子分離３５ａを有し、ＳＯＩロジックが形成されるＳＯＩ素子領域１２内に、各素子４５を分離する第２の素子分離３５ｂを有する。バルク素子領域１１に形成される第１の素子分離３５ａと、ＳＯＩ素子領域１２に形成される第２の素子分離３５ｂは、ほぼ同じ深さであり、同一の絶縁素材で埋め込まれている。
【００４９】
図２に示す例では、ＳＯＩ層２３と埋め込み酸化膜２２を合わせた厚さが比較的厚く、ＳＯＩ素子領域１２における第２の素子分離３５ｂの深さは、埋め込み酸化膜２２の途中までとなっている。しかし、埋め込み酸化膜２２がそれほど厚くない場合は、第２の素子分離３５ｂの厚さは、ＳＯＩ膜２３の膜厚よりも深く、かつ、バルク素子領域１１の素子分離３５ａの深さと同程度であれば、Ｓｉ支持基板２１に達する深さであってもかまわない。第２の素子分離３５ｂと第１の素子分離３５ａを同程度の深さとすることにより、ＭＯＳＦＥＴ４５が位置するＳＯＩ層２３から、第２の素子分離３５ｂを隔てて隣りのＳＯＩ層に到る実効的な素子間距離が長くなる。結果として、界面を介したリーク電流による素子分離耐性の劣化が回避され、微細でかつリーク電流の小さい素子分離が可能になる。
【００５０】
図３および４は、図２に示した半導体装置の製造工程を示す。以下、図面に従って、製造方法を説明する。
【００５１】
（ａ）まず、図３（ａ）に示すように、Ｓｉ支持基板２１、埋め込み酸化膜２２、ＳＯＩ層２３から成るＳＯＩウエハ２０上に、ＳｉＯ2やＳｉＮ、あるいはこれらの複合膜によるマスクパターン２４を形成する。
【００５２】
（ｂ）次に、図３（ｂ）に示すように、マスクパターン２４で保護されていない領域のＳＯＩ層２３および埋め込み絶縁膜２２を、ＲＩＥ（reactive ion etching）などの異方性エッチングにより除去する。このとき、Ｓｉ支持基板２１への機械的ダメージやプラズマダメージを防ぐために、ＳＯＩウエハ２０の埋め込み酸化膜２２’がわずかに残る状態でエッチングを終了する。
【００５３】
（ｃ）次に、図３（ｃ）に示すように、露出したＳＯＩ層２３の側面を保護するために、側壁保護膜２５を形成する。側壁保護膜２５としては、ＳｉＮやＳｉＯ2 などが適用可能である。これらを全面に堆積させた後、ＲＩＥにより側壁残しを行って側壁保護膜２５を形成する。側壁残しの際にも、先に残した埋め込み酸化膜２２’が支持基板２１上に維持されるように、側壁保護膜２５の膜厚を調整する。
【００５４】
（ｄ）次に、図３（ｄ）に示すように、支持基板２１上にわずかに残した埋め込み酸化膜２２’を、たとえばＮＨ4ＦやＨＦなどのエッチャントを使用してウエットエッチングし、支持基板２１の表面を露出する。側壁保護膜２５でＳＯＩ層２３の側面を保護したままウエットエッチングすることにより、シリコン支持基板２１にダメージを与えずにすむ。所定の前処理の後、たとえば化学的気相成長による選択エピタキシャル成長で、支持基板２１上に単結晶Ｓｉ層２６を形成する。
【００５５】
前工程で側壁保護膜２５にＳｉＯ2 を使用した場合は、シリコン基板２１を保護するように残した薄い埋め込み酸化膜２２’をウエットエッチングする際に、側壁保護膜２５も若干エッチングされる。しかし、支持基板２１表面の保護のために残存させた埋め込み酸化膜２２’の膜厚を十分に薄くすることによって、ＳＯＩ層側壁を露出させることなく、支持基板２１の表面だけを露出させることができる。
【００５６】
一方、側壁保護膜２５にＳｉＮを使用した場合は、プロセス制御性が良好である。第１実施形態では、後述するように、側壁保護膜２５を後工程で取り除き、最終的な製品においてバルク素子領域１１とＳＯＩ素子領域１２の境界に側壁保護膜２５が残らないようにする。したがって、側壁保護膜２５にＳｉＮを使用した場合でも、従来問題となっていた応力による問題は解消され、プロセス制御性を優先させることができる。
【００５７】
（ｅ）次に、図４（ｅ）に示すように、ＳＯＩ基板表面に残るマスクパターン２４を除去し、新たに全面にマスク材２７を形成する。先のマスクパターン２４がＳｉＮである場合は、燐酸により除去することができ、先のマスクパターン２４がＳｉＯ2 である場合は、ＨＦ（フッ化水素）で除去することができる。新たに形成するマスク材２７も、ＳｉＯ2 、ＳｉＮ、あるいはこれらの複合膜である。マスク材２７をパターニングし、これをマスクとして、ＤＲＡＭのトレンチキャパシタ３０を形成する。トレンチキャパシタ３０は通常の方法で形成すればよい。たとえば、ＲＩＥなどでトレンチを形成後、下部拡散プレート３１を形成し、絶縁膜を介してしてポリシリコン等の蓄積電極２９を埋め込む。カラー絶縁膜３２を形成し、トレンチをさらに埋め込んで、上部にセルトランジスタの一方のｎ型ソース／ドレイン拡散層４０ａ（図２参照）に電気的に接続するためのストラップ３３を形成し、最終的にｎ型ポリシリコンで埋め込む。
【００５８】
（ｆ）次に、図４（ｆ）に示すように、素子分離３５ａ、３５ｂを、バルク素子領域１１とＳＯＩ素子領域１２の双方に、一括して形成する。具体的には、トレンチキャパシタ３０を保護するために、まずトレンチキャパシタ３０上に新たなマスク材３７を堆積する。その後、マスク材２７および３７をパターニングし、素子分離用のシャロートレンチを、バルク素子領域１１とＳＯＩ素子領域の両方に、同じ深さで形成する。マスク材２７、３７をストッパとしてトレンチ内に絶縁膜を埋め込み、バルク素子領域１１の第１素子分離３５ａと、ＳＯＩ素子領域１２の第２素子分離３５ｂを同時に形成する。
【００５９】
シリコン層とＳｉＯ2 、ＳｉＮ等の絶縁膜とを同等のエッチング速度でエッチングできる条件（たとえば化学反応的エッチングではなく、機械的エッチング等）を設定し、ＳＯＩ素子領域１２の素子分離用トレンチと、バルク素子領域１１の素子分離用トレンチを、同じレートで、ＤＲＡＭセルのストラップ３３間の素子分離に必要な深さまで掘り込んでいく。これにより、バルク素子領域１１の第１素子分離３５ａと、ＳＯＩ素子領域１２の第２素子分離３５ｂが一括形成される。
【００６０】
（ｇ）最後に、図４（ｇ）に示すように、トレンチ内の埋め込み絶縁膜をＳＯＩ層２３やエピタキシャル成長層２６の表面までエッチバックし（このとき、キャパシタ保護マスク３７も除去される）、マスク材２７を除去する。マスク材２７を除去するときに、側壁保護膜２５の大部分も一緒に除去されて、くぼみ４６が形成される。その後、所定の位置にゲート絶縁膜４８を介したゲート電極３９、４１（図２参照）と、ソース／ドレイン４０、４２（図２参照）を形成する。ゲート電極はポリシリコンやＳｉＧｅなどのシリコン系の材料で形成する。ゲート電極形成時に、くぼみ４６が自動的にゲート材料で埋め込まれ、ＳＯＩ層２３とＳｉ単結晶のエピタキシャル成長層２６との境界が、同じシリコン系の膜で連結される。
【００６１】
この状態から、必要に応じて、ウェルやチャネルのドーピングを行い、所望の配線工程を経て、図２に示すようなＤＲＡＭマクロとＳＯＩロジックを混載した半導体装置が完成する。素子形成時にサリサイドプロセスを用いる場合は、境界に埋め込まれたポリシリコン４７の変形を防止するため、ポリシリコン４７をマスクなどで保護すればよい。
【００６２】
なお、図２に示す例では、ＳＯＩ層２３と埋め込み酸化膜２２を合わせた厚さが比較的厚く、支持基板２１とエピタキシャル成長層２６との界面が、比較的深い位置にある。そこで、ＤＲＡＭメモリセル４３の直下にあるｐｎ接合面を、支持基板２１とエピタキシャル成長層２６との界面から確実に離すために、このｐｎ接合面を界面よりも浅い位置に形成している。接合リークを防止してメモリセルのリテンション特性を維持するためである。
【００６３】
第１実施形態の半導体装置では、バルク素子領域１１のエピタキシャル成長層２６と、ＳＯＩ層２３の間を、ポリシリコン、ＳｉＧｅなどのシリコン系の材料で連結することによって、領域間の境界での応力が最小になる。
【００６４】
また、領域間の応力による移動度の変動を防止することができ、境界近傍の素子の劣化を効果的に防止することができる。
【００６５】
さらに、本来ＳＯＩ層の側壁を保護する側壁保護膜のあった位置に境界層を設けるので、チップ面積増大を抑制することができる。
【００６６】
バルク素子領域とＳＯＩ素子領域の素子形成面が、均一な高さにあるので、後工程に有利である。
【００６７】
ＳＯＩ素子領域の素子分離が、トレンチキャパシタを有するバルク素子領域の素子分離と同程度の深さを有するので、ＳＯＩ素子領域側の素子分離は、表面積としては微細であるにもかかわらずリーク電流を効果的に防止することができる。
【００６８】
第１実施形態の半導体装置の例として、ＳＯＩロジックとＤＲＡＭを同一チップ上に搭載しており、ロジックとＤＲＡＭを別チップにした場合に比べて高速、低消費電力でデータをやり取りできる。
【００６９】
また、バルク素子領域１１は、ＤＲＡＭメモリセル４３だけではなく、周辺回路４４やその他の回路素子をも含めたひとつの機能ブロック（ＤＲＡＭマクロ）を包含するので、本来バルク基板で開発されたＤＲＡＭの回路設計やデバイス設計が、そのままＳＯＩ／バルク基板に適用できる。
【００７０】
もちろん、ＤＲＡＭマクロだけではなく、バルク基板を用いて開発されたその他の機能マクロ、たとえばアナログ回路マクロ、高耐圧回路マクロ、ＤＲＡＭ以外のメモリ回路マクロなどにも適用可能となる。
【００７１】
第１実施形態の製造方法では、バルク素子領域とＳＯＩ素子領域の素子分離を、同じエッチングレートで一括して形成することができる。したがって、埋め込みに必要な絶縁膜の膜厚や、埋め込み時のエッチバック時間などのプロセス条件にもほとんど差が生じず、素子分離の形成作業が簡易になる。
【００７２】
＜第２実施形態＞
図５は、本発明の第２実施形態に係る半導体装置５０の概略断面図である。半導体装置５０は、支持基板５１と、支持基板５１上に形成されたエピタキシャル成長層に素子４３、４４が形成されるバルク素子領域１１と、支持基板５１上の埋め込み酸化膜５２上に位置するＳＯＩ層５３に素子４５が形成されるＳＯＩ素子領域１２と、バルク素子領域内の各素子４３、４４を分離する第１の素子分離６５ａと、ＳＯＩ素子領域１２内の各素子４５を分離する第２の素子分離６５ｂと、バルク素子領域１１とＳＯＩ素子領域１２の境界に位置する第３の素子分離６５ｃとを有する。この例では、第３の素子分離６５ｃが境界層となる。
【００７３】
第２実施形態においても、バルク素子領域１１に形成される素子４３、４４、その他の回路素子（不図示）でＤＲＡＭマクロを構成し、ＳＯＩ素子領域１２に形成される素子４５でＳＯＩロジックを構成するものとする。
【００７４】
第１〜第３の素子分離６５ａ〜６５ｃは、すべて同じ深さに設定され、かつ、ＳＯＩ素子領域１２の埋め込み酸化膜５２よりも深い。また、ＤＲＡＭセル４３等が形成されるバルク素子領域１１の素子形成面と、ＭＯＳＦＥＴ４５が形成されるＳＯＩ素子領域１２の素子形成面は、ほぼ均一な高さにあり、ＤＲＡＭマクロを構成する素子４３、４４と、ＳＯＩロジックを構成する素子４５は、ほぼ同じ高さに位置する。
【００７５】
バルク素子領域１１は、バルク成長層として単結晶Ｓｉのエピタキシャル成長層５６を有する。ＳＯＩ素子領域１２は、シリコン支持基板５１と、埋め込み酸化膜５２と、ＳＯＩ膜５３で構成され、埋め込み酸化膜５２とＳＯＩ層５３と合わせた厚さは、第１実施形態に比較してやや小さく設定されている。
【００７６】
第２実施形態に係る半導体装置５０は、バルク素子領域１１とＳＯＩ素子領域１２のそれぞれに配置される素子分離と同様の深さ、素材の素子分離６５ｃを、境界部に有する。境界に位置する素子分離６５ｃは、その他の素子分離６５ａ、６５ｂと同様に、埋め込み酸化膜５３よりも深い。したがって、境界部分から転位等の欠陥がバルク素子領域のエピタキシャル成長層５６に広がるのを防止することができる。
【００７７】
図６は、図５に示す半導体装置５０の製造工程を示す図である。図６（ｅ）は図３（ｄ）に引き続く工程であり、図３（ａ）〜３（ｄ）に示す工程は、ＳＯＩ層の膜厚が異なる以外は第１実施形態と共通するので、その説明の詳細は省略する。
【００７８】
第１実施形態では、側壁保護膜を取り除き領域間の境界部分をシリコン系材料で連結することによって応力の問題を解決した。しかし、側壁保護膜を完全に除去するため、オーバーエッチングが必要となる。このオーバーエッチングにより、シリコン支持基板２１の表面がダメージを受けるおそれがある。
【００７９】
そこで、第２実施形態の製造方法では、埋め込み酸化膜の厚さが比較的薄いＳＯＩ基板を準備し、素子分離用のトレンチの深さをＳＯＩ素子領域の埋め込み酸化膜よりも深く設定する。また、バルク素子領域１１とＳＯＩ素子領域１２の境界部にも素子分離用のトレンチを配置することにより、各領域内の素子分離トレンチの形成と同時に、境界に残っていた側壁保護膜と、境界付近で結晶性が劣化した部分を一挙に取り去る。
【００８０】
具体的には、図６（ｅ）に示すように、バルク素子領域のエピタキシャル成長層５６、ＳＯＩ基板のＳＯＩ層５３、側壁保護膜５５の全面を覆って、マスク材５７を形成する。マスク材５７を所定の形状にパターニングした後、第１実施形態と同様に、ＤＲＡＭのトレンチキャパシタ３０を形成する。
【００８１】
次に図６（ｆ）に示すように、バルク素子領域、ＳＯＩ素子領域、およびこれらの境界に、一括して素子分離用のトレンチを形成する。このとき、シリコン、ポリシリコン、およびシリコン酸化膜に対して同等のエッチングレートを持つエッチング条件を設定することにより、同じエッチング時間で、同じ深さのトレンチを一括して形成することができる。なお、いずれのトレンチも、ＳＯＩ素子領域の埋め込み酸化膜５２よりも深い。残存している側壁保護膜５５の深さは、せいぜい埋め込み酸化膜５２の深さまでなので、素子分離トレンチの形成と同時に、側壁保護膜５５と境界部分で結晶性が劣化した領域が一緒に取り去られる。その後、トレンチ内を同一の絶縁素材で埋め込むことによって、ＤＲＡＭマクロの第１の素子分離６５ａ、ＳＯＩロジックの第２の素子分離６５ｂ、境界に位置する第３の素子分離６５ｃを一括形成できる。
【００８２】
その後、図６（ｇ）に示すように、トレンチ内の埋め込み絶縁膜をエッチバックして、マスク材５７を除去し、所定の位置に素子４３、４４、４５を形成して、図５に示す半導体装置５０が完成する。
【００８３】
第２実施形態に係る半導体装置と、その製造方法では、境界に位置する素子分離６５ｃが埋め込み酸化膜５３よりも深く、側壁保護膜５５とその近隣の結晶劣化部分が一緒に取り除かれる。これにより応力を緩和するとともに、応力の影響により、境界部から転位等の欠陥がエピタキシャル成長層５６に広がるのを防止することができる。
【００８４】
さらに、従来の素子分離構造を領域間の境界にそのまま適用できるというメリットもある。
【００８５】
チップ面積増大の効果的な抑制、素子形成面の高さの均一化による効果は、第１実施形態と同様である。
【００８６】
＜第３実施形態＞
図７は、本発明の第３実施形態に係る導体装置７０の概略断面図である。半導体装置７０は、ＤＲＡＭセル８３や周辺トランジスタ８４が形成されるバルク素子領域１１と、ＭＯＳＦＥＴ８５が形成されるＳＯＩ素子領域１２と、バルク素子領域１１に形成される第１の素子分離７９と、ＳＯＩ領域１２に形成される第２の素子分離７５、７５ａとを備え、第２の素子分離７５、７５ａは、第１の素子分離７９よりも浅い。
【００８７】
バルク素子領域１１とＳＯＩ素子領域１２のいずれかの素子分離のうち、最も境界近傍に位置する素子分離７５ａが、領域間の境界層を兼用する。図７の例では、ＳＯＩ素子領域１２に位置する第２の素子分離のうち、最も境界側の素子分離７５ａが、バルク素子領域１１とＳＯＩ素子領域１２の間に位置する境界を兼ねており、素子分離層７５ａの底面で、ＳＯＩ素子領域１２の埋め込み酸化膜７２と接している。もちろん、設計によっては、バルク素子領域１１の最も境界側に位置する素子分離が境界層を兼用してもよい。この場合は、境界層の側面で、埋め込み酸化膜７２と接することになる。
【００８８】
バルク素子領域１１は、バルク成長層としてエピタキシャル成長層７６を有し、ＤＲＡＭセル８３、周辺トランジスタ８４、およびその他の回路素子（不図示）でＤＲＡＭマクロを構成する。ＳＯＩ素子領域１２はＳＯＩ層７３、埋め込み酸化膜７２およびシリコン支持基板７１から成り、ＭＯＳＦＥＴ８５でＳＯＩロジックを構成する。これらの素子は、バルク素子領域１１とＳＯＩ素子領域１２を通して均一な高さに位置する。
【００８９】
このように、第３実施形態に係る半導体装置７０では、バルク領域１１とＳＯＩ素子領域で、それぞれの領域に応じた最適の素子分離を設定するために、第１の素子分離７９の深さと、第２の素子分離７５の深さが異なる。さらに、いずれかの領域の素子分離のうち、最も境界の近傍に位置する素子分離（図７の例ではＳＯＩ素子領域の素子分離７５ａ）が、バルク素子領域１１とＳＯＩ素子領域１２の領域間の境界層を兼用する。
【００９０】
第３実施形態の半導体装置７０において、バルク素子領域１１とＳＯＩ素子領域１２のそれぞれに、最適の深さの素子分離を設ける理由は以下のとおりである。
【００９１】
第１実施形態および第２実施形態では、すべての素子分離を同じ構成としていたが、ロジック部では特に素子分離の微細化が要求される場合がある。高度な微細化が要求される場合に、ＳＯＩ基板に埋め込み酸化膜まで達する深いトレンチを形成するには、ＳＯＩ層の側壁をエッチングする際のトレンチのテーパー角と、埋め込み酸化膜の側壁をエッチングする際のトレンチのテーパー角を、精密に制御しなければならない。角度制御を精密に行わないと、トレンチを埋め込んだ後に、内部に空洞が残り、空洞内にゲート電極材が残存して配線ショート不良を引き起こすおそれがあるからである。
【００９２】
第３実施形態の半導体装置では、最適な素子分離領域を設けることにより、応力緩和、素子面積増大の効果的な抑制、素子形成面の高さの均一化という効果に加えて、配線ショート不良などを防止し、動作の信頼性を確保することができる。
【００９３】
図８および９は、第３実施形態に係る半導体装置７０の製造工程を示す図である。
【００９４】
（ａ）まず、図８（ａ）に示すように、ＳＯＩ素子領域１２内の所定位置と、バルク素子領域との境界で双方の領域にまたがる位置に、第２の浅い素子分離７５、７５ａを形成する。より具体的には、ＳＯＩ基板全面にＳｉＮ等のマスク材を堆積し、これをパターニングして第１のマスク７４を形成する。第１のマスク７４に覆われた以外の箇所にＲＩＥ等により浅いトレンチを形成し、ＳｉＯ2 などの絶縁膜を堆積して第２の素子分離７５、７５ａを形成する。
【００９５】
（ｂ）次に、図８（ｂ）に示すように、レジスト等で全面に第２のマスク材７７を形成し、ＳＯＩ素子領域全体と、バルク素子領域のうち境界に接する部分とが覆われるように、第２のマスク材７７をパターニングする。この第２のマスク材７７をマスクとして、第１マスク材７４、ＳＯＩ層７３、埋め込み酸化膜７２を順次エッチング除去する。好ましくは、第１のマスク材７４とＳＯＩ層７３、および埋め込み酸化膜７３の途中までを、たとえばＲＩＥにより除去し、最終的にシリコン支持基板７１を露出する際には、ウエットエッチングにする。
【００９６】
ＲＩＥによるエッチング時は、ＳＯＩ素子領域のＳＯＩ層７３の側面は、境界に位置する第２の素子分離７５ａにより保護されている。また、埋め込み酸化膜７２と、境界に位置する第２の素子分離７５ａがともにＳｉＯ2 系の複合膜であることから、最終的にバルク素子領域のシリコン支持基板７１を露出させる段階でウエット処理にする。このウエットエッチングにより、支持基板７１にダメージを与えることなく、埋め込み酸化膜７２と、第２の素子分離７５ａのうちバルク素子領域側に突出する部分とを取り去ることができる。
【００９７】
（ｃ）次に、図８（ｃ）に示すように、第２のマスク材７７を除去し、露出したシリコン支持基板７１上に、単結晶シリコンを選択エピタキシャル成長させ、エピタキシャル成長層７６を形成する。
【００９８】
（ｄ）次に、図９（ｄ）に示すように、必要であれば第１のマスクパターン７４を除去した後、新たにマスク材７８を全面に形成してパターニングし、バルク素子領域にトレンチキャパシタ３０を形成する。トレンチキャパシタ３０の形成方法は、第１実施形態で述べたとおりである。
【００９９】
（ｅ）次に、トレンチキャパシタ３０のための保護壁８０を形成してから、バルク素子領域に、第２の素子分離７５よりも深い第１の素子分離７９を形成する。
【０１００】
（ｆ）最後に、トレンチ内の埋め込み絶縁膜をエッチバックし、マスク材の除去後、ＤＲＡＭとＳＯＩロジックを構成するトランジスタ８３、８４、８５を形成して半導体装置７０が完成する。
【０１０１】
第３実施形態の半導体装置は、バルク素子領域とＳＯＩ素子領域のいずれかの領域の素子分離が、境界部で境界層として機能する。したがって、境界ぎりぎりまで素子の形成が可能になり、デッドスペースが縮小し、チップ面積の増大を効率的に抑制することができる。
【０１０２】
また、バルク素子領域とＳＯＩ素子領域のそれぞれに、最適な素子分離を配置することによって、ＳＯＩ素子領域の素子分離内部での空洞の発生を防止し、ゲート電極の短絡等を抑制することができる。
【０１０３】
第３実施形態の製造方法によれば、ＳＯＩ素子領域の素子分離形成後に、高温工程をともなうエピタキシャル成長やトレンチキャパシタ形成を行うため、ＳＯＩ素子領域の応力を緩和することができる。
【０１０４】
また、また、バルク素子領域とＳＯＩ素子領域の双方にわたって、均一な高さに素子を形成することができる。
【０１０５】
さらに、境界部にあらかじめ、バルク素子領域とＳＯＩ素子領域のいずれかに属する素子分離７５ａを形成することにより、ＳＯＩ層の側面を自動的に保護することができる。したがって、独立した側壁保護膜の形成工程が不要になる。
【０１０６】
バルク素子領域部の支持基板を露出させるにあたって、埋め込み酸化膜と境界部に位置する素子分離用絶縁膜との双方をウエット処理でエッチング可能なことから、支持基板へのダメージが回避される。
【０１０７】
なお、第３実施形態の変形例として、図５に示す第２実施形態の構成を取り入れ、境界部に、第１素子分離７９と同じ深さの第３の素子分離を設けてもよい。その場合は、第２の素子分離７５、７５ａで区画されたＭＯＳＦＥＴ８５は、もう少しＳＯＩ素子領域の内側に位置し、埋め込み酸化膜７２の端部側面に接して、この埋め込み酸化膜７２によりも深い、すなわち第１素子分離７９と同程度の深さの第３素子分離が境界に位置する。
【０１０８】
このような半導体装置を作製するには、第１の素子分離７９と境界部に位置する第３の素子分離を、同じリソグラフィ工程で形成し、ＳＯＩ素子領域内の第２の素子分離７５、７５ａを、別のリソグラフィ工程で形成すればよい。
【０１０９】
この変形例でも、バルク素子領域内に形成されるＤＲＡＭセルなどの素子と、ＳＯＩ素子領域に形成さえるＭＯＳＦＥＴなどの素子の高さがほぼ一定となる。
【０１１０】
また、境界に隣接する領域でダメージを受けたおそれのあるバルク成長層７６を素子分離の形成とともに取り去られているので、応力の問題が解消される。
【０１１１】
また，バルク素子領域とＳＯＩ素子領域の境界に素子分離を設定するので、チップ面積の増大を抑制することができる。
【０１１２】
さらに、領域ごとに最適な素子分離を形成できるので、動作の信頼性が高い。
【０１１３】
＜第４実施形態＞
図１０は、図７に示す半導体装置７０の別の製造工程を示す図である。第３実施形態では、バルク素子領域の形成に際して、ＳＯＩ素子領域内と境界上にだけ浅い第２の素子分離を形成し、バルク素子領域となるＳＯＩ基板上には、マスク材を残しておいた。図１０に示す第４実施形態の方法では、結晶成長によりバルク化する予定の領域全体に、素子分離層をあらかじめ形成する。
【０１１４】
まず、図１０（ａ）に示すように、第１のマスク材７４を全面に堆積した後、ＳＯＩ素子領域１２内の素子形成部分だけを覆うようにパターニングする。その他の部分、すなわち、ＳＯＩ素子領域１２内の一部と、バルク化する領域の全体に、たとえばＳｉＯ2 の素子分離用絶縁膜７５、７５ａを形成する。
【０１１５】
次に、図１０（ｂ）に示すように、第２のマスク材７７を、ＳＯＩ素子領域上と、バルク化する領域のうち境界に接する部分上に残るようにパターニングする。そして、バルク成長層を形成する領域の素子分離用絶縁膜７５ａと、埋め込み酸化膜７２を、好ましくはウエットエッチングにより、一度に除去する。これにより、ＳＯＩ領域のＳＯＩ層７３の側壁を自動的に保護した状態で、一度のエッチングでシリコン支持基板７１を露出することができる。また、素子分離絶縁膜７５と埋め込み酸化膜７５ａの双方を連続的にウエット除去するので、シリコン支持基板７１の表面にダメージを与えずにすむ。
【０１１６】
次に、図１０（ｃ）に示すように、露出したシリコン支持基板７１上に、選択エピタキシャル成長でエピタキシャル成長層７６を形成する。
【０１１７】
以降の工程については、図９（ｄ）〜９（ｆ）と同様である。
【０１１８】
第４実施形態の製造方法では、ＳＯＩ素子領域のＳＯＩ層の側面が、素子分離によって自動的に保護されるという効果に加え、バルク領域のシリコン支持基板を露出する際に、一度のウエットエッチングで済む。このため、たとえバルク素子領域とＳＯＩ素子領域に、それぞれ異なる深さ、異なる素材の素子分離を形成したとしても、全体としてみれば製造工程が簡略化される。また、支持基板へのダメージが少ない。
【０１１９】
＜第５実施形態＞
図１１は、本発明の第５実施形態に係る半導体装置９０の概略断面図である。
【０１２０】
半導体装置９０は、支持基板９１上のバルク成長層９６にＤＲＡＭセル１０３、周辺トランジスタ１０４等の素子が形成されるバルク素子領域１１と、ＳＯＩ層９３にＭＯＳＦＥＴ１０６などの素子が形成されるＳＯＩ素子領域１２と、これらの領域の境界に位置する境界層９７と、バルク素子領域内にあって、ＳＯＩ素子領域との境界近傍に位置するダミートレンチ（ダミーキャパシタ）１０１とを備える。
【０１２１】
ＤＲＡＭセル１０３等が形成されるバルク素子領域の素子形成面（すなわちエピタキシャル成長層９６の表面）と、ＭＯＳＦＥＴ１０６が形成されるＳＯＩ素子形成面（すなわちＳＯＩ層９３の表面）の高さはほぼ等しい。
【０１２２】
半導体装置９０はまた、バルク素子領域内で各素子を分離する第１の素子分離９５ａと、ＳＯＩ素子領域内で各素子を分離する第２の素子分離９５ｂを有する。第５実施形態では、第１の素子分離と第２の素子分離の深さは同一であっても、異なってもかまわない。
【０１２３】
ダミーキャパシタ１０１の深さは、ＳＯＩ素子領域１２の埋め込み酸化膜９２よりも深く設定される。バルク素子領域とＳＯＩ素子領域の境界部で転位が発生して、矢印Ａで示すように、バルク素子領域に向けて転位が広がっても、ダミートレンチの存在により、バルク素子領域内部への転位の拡張を防ぐためである。
【０１２４】
図１１の例では、ダミートレンチは、バルク素子領域１１内に形成されるＤＲＡＭセル１０３のトレンチキャパシタ１００と同形状、同じ構成のダミーキャパシタ１０１として設けられる。したがって、トレンチキャパシタの埋め込み電極９９と同じ材料で埋め込まれ、下部電極としての拡散層１０５や、カラー側壁１０７を有する。しかし、上部ストラップ等を設けずに、トレンチキャパシタ１００と同形状のトレンチを埋め込んだだけのダミートレンチであってもよい。また、ダミーキャパシタの表面部分に、第１素子分離９５ａのような素子分離を形成して、電気的に不活性にしてもよい。
【０１２５】
また、図１１の例では、図２に示すシリコン系の境界層４７を有する半導体装置にダミーキャパシタを設けているが、図５に示す境界に独立した素子分離６５ｃを有する半導体装置にダミーキャパシタを設けてもよい。さらに、図７に示すように、ＳＯＩ素子領域内の素子分離７５ａが境界部分を兼用する半導体装置において、バルク素子領域１１内の境界近傍にダミーキャパシタを設けてもよい。いずれの場合も、ダミーキャパシタは、ＳＯＩ素子領域１２の埋め込み酸化膜よりも深く設定する。また、ダミーキャパシタとしてではなく、トレンチを埋め込んだだけのダミートレンチとしてもよい。
【０１２６】
半導体装置９０の製造工程としては、ダミートレンチは、エピタキシャル成長層９６の形成後、最初に形成される。バルク素子領域内にトレンチキャパシタを有するＤＲＡＭセルを有する場合は、トレンチキャパシタの形成と同時に、同じ工程で一括形成するのが好ましいが、上述したように下部拡散電極１０５やカラー側壁１０７を形成する工程は省略してもよい。
【０１２７】
図１２は、図１１に示すダミーキャパシタ１０１の配置例を示す平面図である。図１２の例では、バルク素子領域内の境界部に、ＤＲＲＡＭセルのトレンチキャパシタ１００と同じ構造のダミーキャパシタ１０１を配置した例を示しているが、必ずしも、トレンチキャパシタ１００と同じ構造でなくてもよい。ダミーの深さはＳＯＩ素子領域の埋め込み酸化膜よりも深く設定されている。
【０１２８】
図１３は、ダミートレンチの変形例を示す。図１３（ａ）は、ライン状のダミー１１０でバルク素子領域内のＤＲＡＭマクロを取り囲んだ変形例を、図１３（ｂ）は、島状のダミー１１１でＤＲＡＭマクロを取り囲んだ変形例を示す。いずれの例も、エピタキシャル成長等のバルク成長層を形成した後、ＤＲＡＭセルのトレンチキャパシタの形成と同時に、ダミートレンチを形成することが出来る。
【０１２９】
第５実施形態では、境界部の応力緩和、素子形成面の均一平坦化、チップ面積増大抑制といった効果に加え、バルク素子領域内の境界近傍にダミートレンチを配置することによって、境界部分からの転位がバルク素子領域内に拡張するのを防止することができる。
【０１３０】
＜その他の実施形態＞
第１実施形態から第５実施形態では、ＳＯＩ基板の一部を除去してバルク素子領域を形成する際に、単結晶シリコンの選択エピタキシャル成長でバルク成長層を形成していた。しかし、バルク素子領域として、ＳｉＧｅをエピタキシャル成長させることも可能である。
【０１３１】
さらに、ひとつのＳＯＩ基板内に、Ｓｉのバルク成長層と、ＳｉＧｅ（シリコンゲルマニウム）のバルク成長層を共存させることも可能である。この場合も、各バルク素子領域とＳＯＩ基板との境界を、各領域に形成される素子のゲート電極材料と同じポリシリコンやＳｉＧｅなどで充填することによって、バルク素子領域とＳＯＩロジックの境界、あるいは異なるバルク素子領域間の境界で、応力を最小にすることができ、マージンを向上できる。
【０１３２】
また、ＳＯＩ素子領域とＳｉバルク素子領域、またはＳＯＩ素子領域とＳｉＧｅバルク素子領域の境界に、いずれかの領域内で使用される素子分離が位置するように配置すれば、デッドスペースが低減される。
【０１３３】
さらに、Ｓｉバルク素子領域またはＳｉＧｅ素子領域内であって、ＳＯＩ素子領域との境界近傍に、ダミートレンチを形成することによって、境界部で発生しがちな転位がバルク素子領域内に拡張することを防止できる。
【０１３４】
具体的な構成例として、Ｓｉバルク素子領域にＤＲＡＭを形成し、ＳｉＧｅのバルク素子領域にバイポーラ回路を形成して、双方をＳＯＩ基板上のロジック回路とともに１つのチップ上に搭載する半導体装置を形成することができる。各バルク素子領域およびＳＯＩ素子領域に形成される素子や機能ブロックの性質に応じて、それぞれ最適の素子分離が形成可能であることは、第３、第４実施形態から明らかであり、性能面ですぐれたシステムＬＳＩが可能になる。
【０１３５】
また、ＳＯＩ基板の埋め込み絶縁膜は、埋め込み酸化膜に限定されない。
【０１３６】
上述した実施形態のいずれにおいても、素子分離トレンチのエッチング条件を調節することによって、種々の変形構造が可能である。
【０１３７】
たとえば、図５に示した第３実施形態では、素子分離６５ａ、６５ｂ、６５ｃを、シリコンと酸化膜が同程度のエッチングレートで加工される条件で一括形成しているが、酸化膜に対するエッチングレートが遅い加工条件で一括に形成してもよい。この場合は、ＳＯＩ素子領域内の素子分離６５ｂは、バルク素子領域内の素子分離６５ａよりも浅いものとなる。また、境界部に位置する素子分離６５ｃの形状は、非対称になる。すなわち、埋め込み酸化膜５２上では、ＳＯＩ素子領域側の素子分離６５ｂと同等の深さになり、バルク成長層５６側では、素子分離６５ａと同じ深さになる。なお、境界部の側壁保護膜の影響や結晶劣化を受けたバルク成長層を完全に除去するために、素子分離６５ａの深さは、支持基板５１と埋め込み酸化膜５２の界面よりも深いことが望ましい。
【０１３８】
さらに、バルク素子領域内および境界部の素子分離６５ａ、６５ｃと、ＳＯＩ素子領域内の素子分離６５ｂを別々のエッチング工程で、それぞれエッチング条件を異ならせて形成してもよい。たとえば、素子分離６５ａと６５ｃをひとつのエッチング工程で、シリコンと酸化膜に対して同じレートでエッチングする条件で加工し、素子分離６５ｂを、酸化膜に対するエッチングレートが遅い条件で加工する。この場合は、境界部に位置する素子分離６５ｃの形状は対称となり、応力発生の懸念がなくなるとともに、ＳＯＩ素子領域内の素子分離６５ｂを浅く形成することにより、埋め込みが容易になり微細な素子分離が可能となる。
【０１３９】
【発明の効果】
ＳＯＩ素子領域とバルク素子領域の素子形成面を均一な高さに設定することによって、後の製造工程への悪影響を排除できる。
【０１４０】
ＳＯＩ素子領域とバルク素子領域との境界に、適切な境界層を配置することによって、領域間の応力が低減される。
【０１４１】
また、境界部に位置する素子分離の配置構成を工夫することによって、チップ面積の増大を抑制することができる。
【図面の簡単な説明】
【図１】本発明が適用される半導体チップの一例を示す図である。
【図２】本発明の第１実施形態に係る半導体装置の概略断面図である。
【図３】図２に示す半導体装置の製造工程を示す図である。
【図４】 図２に示す半導体装置の製造工程を示し、図３（ｄ）に続く工程を示す図である。
【図５】 本発明の第２実施形態に係る半導体装置の概略断面図である。
【図６】 図５に示す半導体装置の製造工程を示す図である。
【図７】本発明の第３実施形態に係る半導体装置の概略断面図である。
【図８】図７に示す半導体装置の製造工程を示す図である。
【図９】図７に示す半導体装置の製造工程を示し、図８（ｃ）に続く工程を示す図である。
【図１０】本発明の第４実施形態に関し、図７に示す半導体装置の別の製造工程を示す図である。
【図１１】本発明の第５実施形態に係る半導体装置の概略断面図である。
【図１２】図１１に示す半導体装置で用いられるダミーキャパシタの配置例を示す図である。
【図１３】図１１に示す半導体装置で用いられるダミーパターンの変形例を示す図である。
【符号の説明】
１０ 半導体チップ
１１ バルク素子領域（ＤＲＡＭマクロ）
１２ ＳＯＩ素子領域（ＳＯＩロジック）
２１、５１、７１、９１ Ｓｉ支持基板
２２、５２、７２、９２ 埋め込み酸化膜
２３、５３、７３、９３ ＳＯＩ層
２４ ７４ 第１のマスク材
２５、５５ 側壁保護膜
３０、１００ トレンチキャパシタ
３５、６５、７５、７９、９５ 素子分離
４３、４４、４５、８３、８４、８５、１０３、１０４、１０５ 素子
１０１ ダミーキャパシタ
１１０、１１１ ダミーパターン（ダミートレンチ）
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、特に、ＳＯＩ（Silicon On Insulator）基板領域に形成される回路素子と、バルク（Bulk）状基板領域に形成される回路素子とを同一チップ上に搭載した半導体装置、およびその製造方法に関する。
【０００２】
【従来の技術】
１つのＭＯＳＦＥＴと１つのキャパシタとから構成される１Ｔ１Ｃ（１トランジスタ１キャパシタ）型のメモリセルを有するＤＲＡＭは、高集積化に適した安価な大容量メモリとして、広範な用途に用いられている。特に近年、このようなＤＲＡＭとロジック回路とを同一の半導体チップ上に集積して、システム性能を向上するシステムＬＳＩへの要求が高まっている。
【０００３】
一方、ＭＯＳＦＥＴを中心に構成するロジック回路の高性能化を図るため、従来のシリコンバルク基板に代えて、ＳＯＩ基板の表面側薄膜シリコン層（以下、「ＳＯＩ層」と称する）にトランジスタを形成したＳＯＩＭＯＳＦＥＴなどのＳＯＩ素子が脚光を浴び、すでに高性能ロジック用途に製品化が始まっている。このような流れの中で、ＳＯＩ素子で構成される高性能ロジック回路（以下、「ＳＯＩロジック」と称する）の性能をさらに引き出すべく、ＤＲＡＭなどのメモリをＳＯＩロジックとともに搭載したシステムＬＳＩあるいはシステムオンチップの開発が急務となっている。
【０００４】
しかし、ＳＯＩ基板上に、高性能ロジックを構成する素子（たとえばＳＯＩＭＯＳＦＥＴ）と同じ構造でＤＲＡＭを形成することは、以下の理由で困難である。
【０００５】
まず、ＳＯＩＭＯＳＦＥＴは一般的な使用において、チャネルが形成されるボディ領域の電位がフローティングとなるため、回路動作に伴うリーク電流やしきい値変動を生じる。たとえば、パストランジスタとして用いた場合、ゲート電圧がオフとなる条件下であっても、ソース・ドレイン電圧の動作条件によっては、寄生ＭＯＳＦＥＴ電流や寄生バイポーラ電流といったリーク電流が流れることがある。このため、リテンションの問題から、ＤＲＡＭのセルトランジスタのようにリーク電流スペックの厳しい回路に、ＳＯＩＭＯＳＦＥＴを適用することは不向きである。
【０００６】
また、基板浮遊効果により、トランジスタの動作履歴を含む動作条件の違いに応じて、しきい電圧にばらつきが生じる。このため、ＳＯＩＭＯＳＦＥＴをＤＲＡＭのセンスアンプ回路に用いる場合、ペアトランジスタ間のしきい電圧のばらつきを増幅してしまい、センスマージンを劣化させるため不向きである。
【０００７】
このような基板浮遊を解決する方法として、従来のＭＯＳＦＥＴパターンに対して、ボディ部からの引出し素子領域とコンタクトを設けてボディ電位を固定する方法も提案されている。しかし、この方法では、セルやセンスアンプ部の面積が大幅に増大し、ＤＲＡＭの最大の特長である高集積性を損なうという問題がある。
【０００８】
そこで、ＳＯＩ基板に一部バルク領域を設け、バルク領域内に、基板浮遊効果と相性の悪いＤＲＡＭなどの回路を形成することが考えられる。実際、これを実現するために、ＳＯＩ基板中にバルク領域を備えた基板（以下「ＳＯＩ／バルク基板」という）の形成方法が種々提案されている。
【０００９】
第１の方法として、マスクパターンを用いたＳＩＭＯＸ（Separation by Implanted Oxygen） 法により、Ｓｉ基板の所望の位置に酸素注入を行って、ＳＯＩ基板中にバルク領域を形成する方法（特開平１０−３０３３８５号公報、および Robert Hannon, et al. 2000 Symposium on VLSI Technology of Technical Papers, pp66-67）がある。
【００１０】
第２の方法は、絶縁膜をパターニングしたシリコン（Ｓｉ）基板上に別のシリコン（Ｓｉ）基板を張り合わせることによって、ＳＯＩ領域とバルク領域を混在させる方法である（特開平８−３１６４３１号公報）。
【００１１】
第３の方法は、ＳＯＩ基板の所定の位置で、表面のＳＯＩ層と、その下方の埋め込み絶縁膜とを部分的にエッチング除去して支持基板を露出し、ＳＯＩ基板内にバルク領域を作製する方法（特開平７−１０６４３４号公報、特開平１１−２３８８６０号公報、および特開２０００−９１５３４号公報）である。
【００１２】
第４の方法は、第３の方法による部分エッチング除去で生じたＳＯＩ領域とバルク領域の段差を解消するために、バルク領域にＳｉエピタキシャル成長層を形成する方法である。この方法では、エピタキシャル成長層をＳＯＩ領域上のマスク材よりも高い位置まで形成し、その後、マスク材をストッパにしてエピタキシャル成長層を研磨し、平坦化する（特開２０００−２４３９４４号公報）。
【００１３】
これらのＳＯＩ／バルク基板形成方法は、いずれも以下の問題点を有する。
【００１４】
第１の方法では、酸素イオン注入によるダメージにより、ＳＯＩ層の結晶性がよくない。また、酸素イオン注入による埋め込み酸化膜形成時に体積膨張による応力が生じ、ＳＯＩ領域とバルク領域の境界部に結晶欠陥が発生する。
【００１５】
第２の方法では、Ｓｉ基板同士の張り合わせ面で、汚染物や結晶方位のずれなどにより、結晶性の劣化や電気的特性の劣化につながる界面準位の形成が起こる。このため、バルク領域で必要とされるウェル接合や、トレンチキャパシタなどの深い素子で特性劣化を誘発する。
【００１６】
第３の方法では、ＳＯＩ領域とバルク領域の間に、ＳＯＩ層と埋め込み絶縁膜の厚さ分に相当する段差が発生し、リソグラフィ工程のフォーカスマージンの確保が困難になる。
【００１７】
第４の方法では、バルク領域を構成するエピタキシャル成長層の側面が、ＳＯＩ基板との境界と接する部分で結晶が劣化するという問題がある。これは、露出したＳＯＩ層側面からもエピタキシャル層が成長することに起因する。エッチング面であるＳＯＩ層側壁からのエピタキシャル層はもともと結晶性が悪いうえに、隣接する支持基板から成長した結晶と接触する領域で、結晶方位のミスマッチが生じ、結晶性がさらに悪化するためである。
【００１８】
また、段差解消のために形成したエピタキシャル成長層の表面を研磨平坦化するとはいえ、あらかじめＳＯＩ層上に形成したマスク材をストッパにして研磨する。このため、結局はエピタキシャル成長層表面の高さが、マスク材の厚さ分だけ、ＳＯＩ層表面の高さよりも高くなる。また、成長層領域が広い場合は、研磨により中央部分が窪むディシングが生じる。このような表面位置の不均衡は、後工程で段差として残り、製造工程に悪影響を及ぼす。
【００１９】
【発明が解決しようとする課題】
上述した第４の方法で、領域間の境界における結晶劣化を防止するために、エッチングにより露出したＳＯＩ層の側壁をＳｉＮ等の側壁防止膜で保護した上で、エピタキシャル成長層を形成する方法が考えられる。
【００２０】
しかし、エピタキシャル成長によるバルク領域とＳＯＩ基板領域の境界にＳｉＮ側壁防止膜が存在すると、境界の近傍数μｍの範囲にわたって、ＳＯＩ層およびエピタキシャル成長層の双方にかなりの応力が発生し、半導体の移動度が劣化する。移動度が劣化した場所に素子を形成すると、その素子の特性も劣化する。
【００２１】
応力の影響を避けるためには、ＳＯＩ基板領域とバルク領域との間に十分なマージンスペースを確保し、境界付近に素子を形成しないようにする必要があるが、これではチップ面積の増大が避けられない。
【００２２】
また、エピタキシャル成長層とＳＯＩ基板表面との段差をなくし、均一な高さに素子が形成できることが望まれる。
【００２３】
そこで本発明は、第４の方法をさらに改良し、バルク基板領域と、ＳＯＩ基板領域の間に発生する応力を解消し、かつチップ面積の増大に影響せず、均一な高さに素子が形成される改良された半導体装置と、その製造方法を提供する。
【００２４】
【課題を解決するための手段】
本発明の第１の側面として、半導体装置は、支持基板と、支持基板上に形成されたバルク成長層に素子が形成されるバルク素子領域と、支持基板上に埋め込み絶縁膜および埋め込み絶縁膜上のＳＯＩ層を有して前記ＳＯＩ層に素子が形成されるＳＯＩ素子領域と、これらのバルク素子領域とＳＯＩ素子領域の境界に位置する境界層を有する。バルク素子領域に素子が形成される第１の素子形成面と、ＳＯＩ素子領域内に素子が形成される第２の素子形成面は、ほぼ同じ高さに位置する。
【００２５】
バルク成長層がシリコンの場合に、境界層はたとえばポリシリコンや、シリコンゲルマニウムなどのシリコン系ゲート材料である。
【００２６】
半導体装置はまた、バルク素子領域内に位置する第１の素子分離と、ＳＯＩ素子領域内に位置する第２の素子分離と、境界に位置する第３の素子分離を有し、第３の素子分離が境界層となる。この場合、第１〜第３の素子分離は、ほぼ同じ深さで、ＳＯＩ素子領域の埋め込み絶縁膜よりも深いことが好ましい。
【００２７】
半導体装置また、バルク素子領域内の第１の素子分離と、ＳＯＩ素子領域内にあり、第１の素子分離よりも浅い第２の素子分離のいずれかのうち、最も境界に近い素子分離が、境界層を兼用してもよい。たとえば、第２の素子分離が境界層を兼ねる場合は、境界層はその底面で埋め込み絶縁膜に接する。
【００２８】
半導体装置はまた、バルク素子領域内部の境界近傍に、ダミーの埋め込み層を有してもよい。
【００２９】
このような構成により、半導体装置の素子形成面の平坦化が図られ、後工程での悪影響が緩和される。また、本来素子が形成されることのない境界に、種々の境界層を設けることにより、応力を緩和するとともに、チップ面積の増大を抑制することができる。
【００３０】
第２の側面として、バルク状基板領域とＳＯＩ基板領域との間の応力を低減した半導体装置の簡便な製造方法を提供する。この方法は以下の工程を含む。
【００３１】
（ａ） 支持基板と、支持基板上の埋め込み絶縁膜と、埋め込み絶縁膜上のシリコン層とから構成されるＳＯＩ基板を準備する
（ｂ） ＳＯＩ基板の所定の箇所で、前記シリコン層と、埋め込み絶縁膜の一部を除去する
（ｃ） 除去により露出したシリコン層の側壁を覆う側壁保護膜を形成する
（ｄ） 前記所定の箇所で前記支持基板の表面を露出させ、露出した面から前記シリコン層の表面に一致する高さのバルク成長層を形成する
（ｅ） バルク成長層と前記ＳＯＩ基板に、同じ深さの素子分離を一括して形成する
（ｆ） バルク成長層とＳＯＩ基板に素子を形成する。
【００３２】
第３の側面として、バルク状基板領域とＳＯＩ基板領域の間の応力を緩和するとともに、それぞれの領域に適した素子分離を有する半導体装置の簡便な製造方法を提供する。この方法は以下の工程を含む。
【００３３】
（ａ） 支持基板と、支持基板上の埋め込み絶縁膜と、埋め込み絶縁膜上のシリコン層とから構成されるＳＯＩ基板を準備する
（ｂ） ＳＯＩ基板の第１の位置で前記シリコン層を除去し、除去した位置に第１の素子分離絶縁膜を形成する
（ｃ） 第１の素子分離絶縁膜でシリコン層の側壁を覆ったまま、第２の位置で、支持基板の表面を露出する
（ｄ） 露出させた面から、シリコン層の表面に一致する高さのバルク成長層を形成する
（ｅ） バルク成長層に、第１の素子分離絶縁膜よりも深い第２の素子分離絶縁膜を形成する
（ｆ） バルク成長層とシリコン層に素子を形成する。
【００３４】
第４の側面として、たとえ熱応力が生じてもバルク状基板領域とＳＯＩ基板領域の結境で発生する転位の拡張を防止することのできる半導体装置の製造方法を提供する。この方法は以下の工程を含む。
【００３５】
（ａ） 支持基板と、支持基板上の埋め込み絶縁膜と、埋め込み絶縁膜上のシリコン層とから構成されるＳＯＩ基板を準備する
（ｂ） ＳＯＩ基板の所定の箇所で、シリコン層と、埋め込み絶縁膜を除去して、支持基板の表面を露出する
（ｃ） 露出した支持基板の表面から、シリコン層の表面に一致する高さのバルク成長層を形成する
（ｄ） バルク成長層の境界近傍に、埋め込み絶縁膜よりも深いダミートレンチを形成する
（ｅ） バルク成長層とＳＯＩ基板の所定の位置に素子を形成する。
【００３６】
その他の構成、特徴は、以下で図面を参照して述べる詳細な説明により、いっそう明確になる。
【００３７】
【発明の実施の形態】
図１は、本発明が適用される半導体チップ１０の構成例を示す。半導体チップ１０は、バルク基板領域に素子が形成されるバルク素子領域１１と、ＳＯＩ基板領域に素子が形成されるＳＯＩ素子領域１２を有し、１つのチップ上に複数の機能要素を搭載してシステムを構成する、いわゆるシステムオンチップ型の半導体装置である。
【００３８】
ＳＯＩ素子領域１２では、埋め込み絶縁膜上の薄膜シリコン層（ＳＯＩ層）に素子が形成される。この領域では、素子活性層の直下が絶縁体になるため、ロジック回路等の、高速性、高信頼性が必要とされる素子の形成に適する。一方、バルク素子領域１１は、基板浮遊やリテンションの観点から、ＳＯＩ層よりバルク基板への形成が適する素子、たとえばＤＲＡＭセルなどが形成される。
【００３９】
図１（ａ）は、半導体チップ１０内に単一のバルク素子領域１１を配置した例を、図１（ｂ）は、半導体チップ１０内に複数のバルク素子領域１１を配置した例を示す。詳細な図示はしないが、いずれの配置例においても、バルク素子領域１１にはＤＲＡＭセルのみならず、その周辺回路（たとえば、電源回路、デコード回路、Ｉ／Ｏ回路など）も合わせて形成され、全体としてのひとつの機能ブロックを構成する。このような機能ブロックを、「ＤＲＡＭマクロ」と称する。
【００４０】
一方、ＳＯＩ素子領域１２には、表面ＳＯＩ層にたとえばＭＯＳトランジスタを形成した高速ロジック回路が形成される。このようなロジック回路を「ＳＯＩロジック」と称する。
【００４１】
以下、システムオンチップの一例として、ひとつのチップ上にＤＲＡＭマクロとＳＯＩロジックとが搭載される構成を例にとって、種々の実施形態を説明する。
【００４２】
＜第１実施形態＞
図２は、本発明の第１実施形態に係る半導体装置であり、図１（ｂ）のＡ−Ａ’ラインに沿った断面構成の一例を示す。図２に示す半導体チップ１０は、支持基板２１と、支持基板２１上に形成されたバルク成長層２６に素子が形成されるバルク素子領域１１と、支持基板２１上の埋め込み酸化膜２２上に位置するシリコン層（ＳＯＩ層）２３に素子が形成されるＳＯＩ素子領域１２と、これらの領域の境界に位置する境界層であるポリシリコン層４７を備える。図２の例では、バルク素子領域１１は、バルク成長層として、単結晶Ｓｉのエピタキシャル成長層２６を有し、支持基板２１は、たとえばｐ型のシリコン支持基板である。
【００４３】
バルク素子領域１１は、たとえばトレンチ型キャパシタ３０を使用したＤＲＡＭセル４３、周辺トランジスタ４４、その他図示はしないが、必要な回路素子を含む。これらの素子や回路全体で、ひとつの機能ブロックとしてＤＲＡＭマクロを構成する。
【００４４】
ＳＯＩ素子領域１２は、たとえばＭＯＳＦＥＴ４５のアレイを含み、これらの高速素子でＳＯＩロジックを構成する。
【００４５】
ＤＲＡＭセル４３や周辺トランジスタ４４が形成されるエピタキシャル成長層２６の表面と、ＭＯＳＦＥＴ４５が形成されるＳＯＩ層２３の表面の高さは、ほぼ等しい。したがって、半導体チップ１０においては、バルク素子領域１１内の素子と、ＳＯＩ素子領域１２内の素子は、ほぼ同レベルに位置することになる。
【００４６】
ＤＲＡＭセル４３、周辺トランジスタ４４、ＭＯＳＦＥＴ４５は、たとえばポリシリコン等のシリコン系のゲート電極３９ａ、４１、３９ｂを有する。図２の例では、バルク素子領域１１とＳＯＩ素子領域の境界に位置する境界層としてポリシリコン層４７を用いているが、素子４３、４４、４５のゲート材料として用いられるシリコン系材料であれば、たとえばＳｉＧｅ（シリコンゲルマニウム）などの層であってもよい。
【００４７】
図２の例では、ポリシリコンの境界層４７が、エピタキシャル成長層２６とＳＯＩ層２３の表面と揃う高さであるが、素子のゲート３９ａ、３９ｂ、４１と同じ高さまで突出していてもよい。
【００４８】
半導体チップ１０はまた、ＤＲＡＭマクロが形成されるバルク素子領域１１内に、各素子４３、４４を分離する第１の素子分離３５ａを有し、ＳＯＩロジックが形成されるＳＯＩ素子領域１２内に、各素子４５を分離する第２の素子分離３５ｂを有する。バルク素子領域１１に形成される第１の素子分離３５ａと、ＳＯＩ素子領域１２に形成される第２の素子分離３５ｂは、ほぼ同じ深さであり、同一の絶縁素材で埋め込まれている。
【００４９】
図２に示す例では、ＳＯＩ層２３と埋め込み酸化膜２２を合わせた厚さが比較的厚く、ＳＯＩ素子領域１２における第２の素子分離３５ｂの深さは、埋め込み酸化膜２２の途中までとなっている。しかし、埋め込み酸化膜２２がそれほど厚くない場合は、第２の素子分離３５ｂの厚さは、ＳＯＩ膜２３の膜厚よりも深く、かつ、バルク素子領域１１の素子分離３５ａの深さと同程度であれば、Ｓｉ支持基板２１に達する深さであってもかまわない。第２の素子分離３５ｂと第１の素子分離３５ａを同程度の深さとすることにより、ＭＯＳＦＥＴ４５が位置するＳＯＩ層２３から、第２の素子分離３５ｂを隔てて隣りのＳＯＩ層に到る実効的な素子間距離が長くなる。結果として、界面を介したリーク電流による素子分離耐性の劣化が回避され、微細でかつリーク電流の小さい素子分離が可能になる。
【００５０】
図３および４は、図２に示した半導体装置の製造工程を示す。以下、図面に従って、製造方法を説明する。
【００５１】
（ａ）まず、図３（ａ）に示すように、Ｓｉ支持基板２１、埋め込み酸化膜２２、ＳＯＩ層２３から成るＳＯＩウエハ２０上に、ＳｉＯ2やＳｉＮ、あるいはこれらの複合膜によるマスクパターン２４を形成する。
【００５２】
（ｂ）次に、図３（ｂ）に示すように、マスクパターン２４で保護されていない領域のＳＯＩ層２３および埋め込み絶縁膜２２を、ＲＩＥ（reactive ion etching）などの異方性エッチングにより除去する。このとき、Ｓｉ支持基板２１への機械的ダメージやプラズマダメージを防ぐために、ＳＯＩウエハ２０の埋め込み酸化膜２２’がわずかに残る状態でエッチングを終了する。
【００５３】
（ｃ）次に、図３（ｃ）に示すように、露出したＳＯＩ層２３の側面を保護するために、側壁保護膜２５を形成する。側壁保護膜２５としては、ＳｉＮやＳｉＯ2 などが適用可能である。これらを全面に堆積させた後、ＲＩＥにより側壁残しを行って側壁保護膜２５を形成する。側壁残しの際にも、先に残した埋め込み酸化膜２２’が支持基板２１上に維持されるように、側壁保護膜２５の膜厚を調整する。
【００５４】
（ｄ）次に、図３（ｄ）に示すように、支持基板２１上にわずかに残した埋め込み酸化膜２２’を、たとえばＮＨ4ＦやＨＦなどのエッチャントを使用してウエットエッチングし、支持基板２１の表面を露出する。側壁保護膜２５でＳＯＩ層２３の側面を保護したままウエットエッチングすることにより、シリコン支持基板２１にダメージを与えずにすむ。所定の前処理の後、たとえば化学的気相成長による選択エピタキシャル成長で、支持基板２１上に単結晶Ｓｉ層２６を形成する。
【００５５】
前工程で側壁保護膜２５にＳｉＯ2 を使用した場合は、シリコン基板２１を保護するように残した薄い埋め込み酸化膜２２’をウエットエッチングする際に、側壁保護膜２５も若干エッチングされる。しかし、支持基板２１表面の保護のために残存させた埋め込み酸化膜２２’の膜厚を十分に薄くすることによって、ＳＯＩ層側壁を露出させることなく、支持基板２１の表面だけを露出させることができる。
【００５６】
一方、側壁保護膜２５にＳｉＮを使用した場合は、プロセス制御性が良好である。第１実施形態では、後述するように、側壁保護膜２５を後工程で取り除き、最終的な製品においてバルク素子領域１１とＳＯＩ素子領域１２の境界に側壁保護膜２５が残らないようにする。したがって、側壁保護膜２５にＳｉＮを使用した場合でも、従来問題となっていた応力による問題は解消され、プロセス制御性を優先させることができる。
【００５７】
（ｅ）次に、図４（ｅ）に示すように、ＳＯＩ基板表面に残るマスクパターン２４を除去し、新たに全面にマスク材２７を形成する。先のマスクパターン２４がＳｉＮである場合は、燐酸により除去することができ、先のマスクパターン２４がＳｉＯ2 である場合は、ＨＦ（フッ化水素）で除去することができる。新たに形成するマスク材２７も、ＳｉＯ2 、ＳｉＮ、あるいはこれらの複合膜である。マスク材２７をパターニングし、これをマスクとして、ＤＲＡＭのトレンチキャパシタ３０を形成する。トレンチキャパシタ３０は通常の方法で形成すればよい。たとえば、ＲＩＥなどでトレンチを形成後、下部拡散プレート３１を形成し、絶縁膜を介してしてポリシリコン等の蓄積電極２９を埋め込む。カラー絶縁膜３２を形成し、トレンチをさらに埋め込んで、上部にセルトランジスタの一方のｎ型ソース／ドレイン拡散層４０ａ（図２参照）に電気的に接続するためのストラップ３３を形成し、最終的にｎ型ポリシリコンで埋め込む。
【００５８】
（ｆ）次に、図４（ｆ）に示すように、素子分離３５ａ、３５ｂを、バルク素子領域１１とＳＯＩ素子領域１２の双方に、一括して形成する。具体的には、トレンチキャパシタ３０を保護するために、まずトレンチキャパシタ３０上に新たなマスク材３７を堆積する。その後、マスク材２７および３７をパターニングし、素子分離用のシャロートレンチを、バルク素子領域１１とＳＯＩ素子領域の両方に、同じ深さで形成する。マスク材２７、３７をストッパとしてトレンチ内に絶縁膜を埋め込み、バルク素子領域１１の第１素子分離３５ａと、ＳＯＩ素子領域１２の第２素子分離３５ｂを同時に形成する。
【００５９】
シリコン層とＳｉＯ2 、ＳｉＮ等の絶縁膜とを同等のエッチング速度でエッチングできる条件（たとえば化学反応的エッチングではなく、機械的エッチング等）を設定し、ＳＯＩ素子領域１２の素子分離用トレンチと、バルク素子領域１１の素子分離用トレンチを、同じレートで、ＤＲＡＭセルのストラップ３３間の素子分離に必要な深さまで掘り込んでいく。これにより、バルク素子領域１１の第１素子分離３５ａと、ＳＯＩ素子領域１２の第２素子分離３５ｂが一括形成される。
【００６０】
（ｇ）最後に、図４（ｇ）に示すように、トレンチ内の埋め込み絶縁膜をＳＯＩ層２３やエピタキシャル成長層２６の表面までエッチバックし（このとき、キャパシタ保護マスク３７も除去される）、マスク材２７を除去する。マスク材２７を除去するときに、側壁保護膜２５の大部分も一緒に除去されて、くぼみ４６が形成される。その後、所定の位置にゲート絶縁膜４８を介したゲート電極３９、４１（図２参照）と、ソース／ドレイン４０、４２（図２参照）を形成する。ゲート電極はポリシリコンやＳｉＧｅなどのシリコン系の材料で形成する。ゲート電極形成時に、くぼみ４６が自動的にゲート材料で埋め込まれ、ＳＯＩ層２３とＳｉ単結晶のエピタキシャル成長層２６との境界が、同じシリコン系の膜で連結される。
【００６１】
この状態から、必要に応じて、ウェルやチャネルのドーピングを行い、所望の配線工程を経て、図２に示すようなＤＲＡＭマクロとＳＯＩロジックを混載した半導体装置が完成する。素子形成時にサリサイドプロセスを用いる場合は、境界に埋め込まれたポリシリコン４７の変形を防止するため、ポリシリコン４７をマスクなどで保護すればよい。
【００６２】
なお、図２に示す例では、ＳＯＩ層２３と埋め込み酸化膜２２を合わせた厚さが比較的厚く、支持基板２１とエピタキシャル成長層２６との界面が、比較的深い位置にある。そこで、ＤＲＡＭメモリセル４３の直下にあるｐｎ接合面を、支持基板２１とエピタキシャル成長層２６との界面から確実に離すために、このｐｎ接合面を界面よりも浅い位置に形成している。接合リークを防止してメモリセルのリテンション特性を維持するためである。
【００６３】
第１実施形態の半導体装置では、バルク素子領域１１のエピタキシャル成長層２６と、ＳＯＩ層２３の間を、ポリシリコン、ＳｉＧｅなどのシリコン系の材料で連結することによって、領域間の境界での応力が最小になる。
【００６４】
また、領域間の応力による移動度の変動を防止することができ、境界近傍の素子の劣化を効果的に防止することができる。
【００６５】
さらに、本来ＳＯＩ層の側壁を保護する側壁保護膜のあった位置に境界層を設けるので、チップ面積増大を抑制することができる。
【００６６】
バルク素子領域とＳＯＩ素子領域の素子形成面が、均一な高さにあるので、後工程に有利である。
【００６７】
ＳＯＩ素子領域の素子分離が、トレンチキャパシタを有するバルク素子領域の素子分離と同程度の深さを有するので、ＳＯＩ素子領域側の素子分離は、表面積としては微細であるにもかかわらずリーク電流を効果的に防止することができる。
【００６８】
第１実施形態の半導体装置の例として、ＳＯＩロジックとＤＲＡＭを同一チップ上に搭載しており、ロジックとＤＲＡＭを別チップにした場合に比べて高速、低消費電力でデータをやり取りできる。
【００６９】
また、バルク素子領域１１は、ＤＲＡＭメモリセル４３だけではなく、周辺回路４４やその他の回路素子をも含めたひとつの機能ブロック（ＤＲＡＭマクロ）を包含するので、本来バルク基板で開発されたＤＲＡＭの回路設計やデバイス設計が、そのままＳＯＩ／バルク基板に適用できる。
【００７０】
もちろん、ＤＲＡＭマクロだけではなく、バルク基板を用いて開発されたその他の機能マクロ、たとえばアナログ回路マクロ、高耐圧回路マクロ、ＤＲＡＭ以外のメモリ回路マクロなどにも適用可能となる。
【００７１】
第１実施形態の製造方法では、バルク素子領域とＳＯＩ素子領域の素子分離を、同じエッチングレートで一括して形成することができる。したがって、埋め込みに必要な絶縁膜の膜厚や、埋め込み時のエッチバック時間などのプロセス条件にもほとんど差が生じず、素子分離の形成作業が簡易になる。
【００７２】
＜第２実施形態＞
図５は、本発明の第２実施形態に係る半導体装置５０の概略断面図である。半導体装置５０は、支持基板５１と、支持基板５１上に形成されたエピタキシャル成長層に素子４３、４４が形成されるバルク素子領域１１と、支持基板５１上の埋め込み酸化膜５２上に位置するＳＯＩ層５３に素子４５が形成されるＳＯＩ素子領域１２と、バルク素子領域内の各素子４３、４４を分離する第１の素子分離６５ａと、ＳＯＩ素子領域１２内の各素子４５を分離する第２の素子分離６５ｂと、バルク素子領域１１とＳＯＩ素子領域１２の境界に位置する第３の素子分離６５ｃとを有する。この例では、第３の素子分離６５ｃが境界層となる。
【００７３】
第２実施形態においても、バルク素子領域１１に形成される素子４３、４４、その他の回路素子（不図示）でＤＲＡＭマクロを構成し、ＳＯＩ素子領域１２に形成される素子４５でＳＯＩロジックを構成するものとする。
【００７４】
第１〜第３の素子分離６５ａ〜６５ｃは、すべて同じ深さに設定され、かつ、ＳＯＩ素子領域１２の埋め込み酸化膜５２よりも深い。また、ＤＲＡＭセル４３等が形成されるバルク素子領域１１の素子形成面と、ＭＯＳＦＥＴ４５が形成されるＳＯＩ素子領域１２の素子形成面は、ほぼ均一な高さにあり、ＤＲＡＭマクロを構成する素子４３、４４と、ＳＯＩロジックを構成する素子４５は、ほぼ同じ高さに位置する。
【００７５】
バルク素子領域１１は、バルク成長層として単結晶Ｓｉのエピタキシャル成長層５６を有する。ＳＯＩ素子領域１２は、シリコン支持基板５１と、埋め込み酸化膜５２と、ＳＯＩ膜５３で構成され、埋め込み酸化膜５２とＳＯＩ層５３と合わせた厚さは、第１実施形態に比較してやや小さく設定されている。
【００７６】
第２実施形態に係る半導体装置５０は、バルク素子領域１１とＳＯＩ素子領域１２のそれぞれに配置される素子分離と同様の深さ、素材の素子分離６５ｃを、境界部に有する。境界に位置する素子分離６５ｃは、その他の素子分離６５ａ、６５ｂと同様に、埋め込み酸化膜５３よりも深い。したがって、境界部分から転位等の欠陥がバルク素子領域のエピタキシャル成長層５６に広がるのを防止することができる。
【００７７】
図６は、図５に示す半導体装置５０の製造工程を示す図である。図６（ｅ）は図３（ｄ）に引き続く工程であり、図３（ａ）〜３（ｄ）に示す工程は、ＳＯＩ層の膜厚が異なる以外は第１実施形態と共通するので、その説明の詳細は省略する。
【００７８】
第１実施形態では、側壁保護膜を取り除き領域間の境界部分をシリコン系材料で連結することによって応力の問題を解決した。しかし、側壁保護膜を完全に除去するため、オーバーエッチングが必要となる。このオーバーエッチングにより、シリコン支持基板２１の表面がダメージを受けるおそれがある。
【００７９】
そこで、第２実施形態の製造方法では、埋め込み酸化膜の厚さが比較的薄いＳＯＩ基板を準備し、素子分離用のトレンチの深さをＳＯＩ素子領域の埋め込み酸化膜よりも深く設定する。また、バルク素子領域１１とＳＯＩ素子領域１２の境界部にも素子分離用のトレンチを配置することにより、各領域内の素子分離トレンチの形成と同時に、境界に残っていた側壁保護膜と、境界付近で結晶性が劣化した部分を一挙に取り去る。
【００８０】
具体的には、図６（ｅ）に示すように、バルク素子領域のエピタキシャル成長層５６、ＳＯＩ基板のＳＯＩ層５３、側壁保護膜５５の全面を覆って、マスク材５７を形成する。マスク材５７を所定の形状にパターニングした後、第１実施形態と同様に、ＤＲＡＭのトレンチキャパシタ３０を形成する。
【００８１】
次に図６（ｆ）に示すように、バルク素子領域、ＳＯＩ素子領域、およびこれらの境界に、一括して素子分離用のトレンチを形成する。このとき、シリコン、ポリシリコン、およびシリコン酸化膜に対して同等のエッチングレートを持つエッチング条件を設定することにより、同じエッチング時間で、同じ深さのトレンチを一括して形成することができる。なお、いずれのトレンチも、ＳＯＩ素子領域の埋め込み酸化膜５２よりも深い。残存している側壁保護膜５５の深さは、せいぜい埋め込み酸化膜５２の深さまでなので、素子分離トレンチの形成と同時に、側壁保護膜５５と境界部分で結晶性が劣化した領域が一緒に取り去られる。その後、トレンチ内を同一の絶縁素材で埋め込むことによって、ＤＲＡＭマクロの第１の素子分離６５ａ、ＳＯＩロジックの第２の素子分離６５ｂ、境界に位置する第３の素子分離６５ｃを一括形成できる。
【００８２】
その後、図６（ｇ）に示すように、トレンチ内の埋め込み絶縁膜をエッチバックして、マスク材５７を除去し、所定の位置に素子４３、４４、４５を形成して、図５に示す半導体装置５０が完成する。
【００８３】
第２実施形態に係る半導体装置と、その製造方法では、境界に位置する素子分離６５ｃが埋め込み酸化膜５３よりも深く、側壁保護膜５５とその近隣の結晶劣化部分が一緒に取り除かれる。これにより応力を緩和するとともに、応力の影響により、境界部から転位等の欠陥がエピタキシャル成長層５６に広がるのを防止することができる。
【００８４】
さらに、従来の素子分離構造を領域間の境界にそのまま適用できるというメリットもある。
【００８５】
チップ面積増大の効果的な抑制、素子形成面の高さの均一化による効果は、第１実施形態と同様である。
【００８６】
＜第３実施形態＞
図７は、本発明の第３実施形態に係る導体装置７０の概略断面図である。半導体装置７０は、ＤＲＡＭセル８３や周辺トランジスタ８４が形成されるバルク素子領域１１と、ＭＯＳＦＥＴ８５が形成されるＳＯＩ素子領域１２と、バルク素子領域１１に形成される第１の素子分離７９と、ＳＯＩ領域１２に形成される第２の素子分離７５、７５ａとを備え、第２の素子分離７５、７５ａは、第１の素子分離７９よりも浅い。
【００８７】
バルク素子領域１１とＳＯＩ素子領域１２のいずれかの素子分離のうち、最も境界近傍に位置する素子分離７５ａが、領域間の境界層を兼用する。図７の例では、ＳＯＩ素子領域１２に位置する第２の素子分離のうち、最も境界側の素子分離７５ａが、バルク素子領域１１とＳＯＩ素子領域１２の間に位置する境界を兼ねており、素子分離層７５ａの底面で、ＳＯＩ素子領域１２の埋め込み酸化膜７２と接している。もちろん、設計によっては、バルク素子領域１１の最も境界側に位置する素子分離が境界層を兼用してもよい。この場合は、境界層の側面で、埋め込み酸化膜７２と接することになる。
【００８８】
バルク素子領域１１は、バルク成長層としてエピタキシャル成長層７６を有し、ＤＲＡＭセル８３、周辺トランジスタ８４、およびその他の回路素子（不図示）でＤＲＡＭマクロを構成する。ＳＯＩ素子領域１２はＳＯＩ層７３、埋め込み酸化膜７２およびシリコン支持基板７１から成り、ＭＯＳＦＥＴ８５でＳＯＩロジックを構成する。これらの素子は、バルク素子領域１１とＳＯＩ素子領域１２を通して均一な高さに位置する。
【００８９】
このように、第３実施形態に係る半導体装置７０では、バルク領域１１とＳＯＩ素子領域で、それぞれの領域に応じた最適の素子分離を設定するために、第１の素子分離７９の深さと、第２の素子分離７５の深さが異なる。さらに、いずれかの領域の素子分離のうち、最も境界の近傍に位置する素子分離（図７の例ではＳＯＩ素子領域の素子分離７５ａ）が、バルク素子領域１１とＳＯＩ素子領域１２の領域間の境界層を兼用する。
【００９０】
第３実施形態の半導体装置７０において、バルク素子領域１１とＳＯＩ素子領域１２のそれぞれに、最適の深さの素子分離を設ける理由は以下のとおりである。
【００９１】
第１実施形態および第２実施形態では、すべての素子分離を同じ構成としていたが、ロジック部では特に素子分離の微細化が要求される場合がある。高度な微細化が要求される場合に、ＳＯＩ基板に埋め込み酸化膜まで達する深いトレンチを形成するには、ＳＯＩ層の側壁をエッチングする際のトレンチのテーパー角と、埋め込み酸化膜の側壁をエッチングする際のトレンチのテーパー角を、精密に制御しなければならない。角度制御を精密に行わないと、トレンチを埋め込んだ後に、内部に空洞が残り、空洞内にゲート電極材が残存して配線ショート不良を引き起こすおそれがあるからである。
【００９２】
第３実施形態の半導体装置では、最適な素子分離領域を設けることにより、応力緩和、素子面積増大の効果的な抑制、素子形成面の高さの均一化という効果に加えて、配線ショート不良などを防止し、動作の信頼性を確保することができる。
【００９３】
図８および９は、第３実施形態に係る半導体装置７０の製造工程を示す図である。
【００９４】
（ａ）まず、図８（ａ）に示すように、ＳＯＩ素子領域１２内の所定位置と、バルク素子領域との境界で双方の領域にまたがる位置に、第２の浅い素子分離７５、７５ａを形成する。より具体的には、ＳＯＩ基板全面にＳｉＮ等のマスク材を堆積し、これをパターニングして第１のマスク７４を形成する。第１のマスク７４に覆われた以外の箇所にＲＩＥ等により浅いトレンチを形成し、ＳｉＯ2 などの絶縁膜を堆積して第２の素子分離７５、７５ａを形成する。
【００９５】
（ｂ）次に、図８（ｂ）に示すように、レジスト等で全面に第２のマスク材７７を形成し、ＳＯＩ素子領域全体と、バルク素子領域のうち境界に接する部分とが覆われるように、第２のマスク材７７をパターニングする。この第２のマスク材７７をマスクとして、第１マスク材７４、ＳＯＩ層７３、埋め込み酸化膜７２を順次エッチング除去する。好ましくは、第１のマスク材７４とＳＯＩ層７３、および埋め込み酸化膜７３の途中までを、たとえばＲＩＥにより除去し、最終的にシリコン支持基板７１を露出する際には、ウエットエッチングにする。
【００９６】
ＲＩＥによるエッチング時は、ＳＯＩ素子領域のＳＯＩ層７３の側面は、境界に位置する第２の素子分離７５ａにより保護されている。また、埋め込み酸化膜７２と、境界に位置する第２の素子分離７５ａがともにＳｉＯ2 系の複合膜であることから、最終的にバルク素子領域のシリコン支持基板７１を露出させる段階でウエット処理にする。このウエットエッチングにより、支持基板７１にダメージを与えることなく、埋め込み酸化膜７２と、第２の素子分離７５ａのうちバルク素子領域側に突出する部分とを取り去ることができる。
【００９７】
（ｃ）次に、図８（ｃ）に示すように、第２のマスク材７７を除去し、露出したシリコン支持基板７１上に、単結晶シリコンを選択エピタキシャル成長させ、エピタキシャル成長層７６を形成する。
【００９８】
（ｄ）次に、図９（ｄ）に示すように、必要であれば第１のマスクパターン７４を除去した後、新たにマスク材７８を全面に形成してパターニングし、バルク素子領域にトレンチキャパシタ３０を形成する。トレンチキャパシタ３０の形成方法は、第１実施形態で述べたとおりである。
【００９９】
（ｅ）次に、トレンチキャパシタ３０のための保護壁８０を形成してから、バルク素子領域に、第２の素子分離７５よりも深い第１の素子分離７９を形成する。
【０１００】
（ｆ）最後に、トレンチ内の埋め込み絶縁膜をエッチバックし、マスク材の除去後、ＤＲＡＭとＳＯＩロジックを構成するトランジスタ８３、８４、８５を形成して半導体装置７０が完成する。
【０１０１】
第３実施形態の半導体装置は、バルク素子領域とＳＯＩ素子領域のいずれかの領域の素子分離が、境界部で境界層として機能する。したがって、境界ぎりぎりまで素子の形成が可能になり、デッドスペースが縮小し、チップ面積の増大を効率的に抑制することができる。
【０１０２】
また、バルク素子領域とＳＯＩ素子領域のそれぞれに、最適な素子分離を配置することによって、ＳＯＩ素子領域の素子分離内部での空洞の発生を防止し、ゲート電極の短絡等を抑制することができる。
【０１０３】
第３実施形態の製造方法によれば、ＳＯＩ素子領域の素子分離形成後に、高温工程をともなうエピタキシャル成長やトレンチキャパシタ形成を行うため、ＳＯＩ素子領域の応力を緩和することができる。
【０１０４】
また、また、バルク素子領域とＳＯＩ素子領域の双方にわたって、均一な高さに素子を形成することができる。
【０１０５】
さらに、境界部にあらかじめ、バルク素子領域とＳＯＩ素子領域のいずれかに属する素子分離７５ａを形成することにより、ＳＯＩ層の側面を自動的に保護することができる。したがって、独立した側壁保護膜の形成工程が不要になる。
【０１０６】
バルク素子領域部の支持基板を露出させるにあたって、埋め込み酸化膜と境界部に位置する素子分離用絶縁膜との双方をウエット処理でエッチング可能なことから、支持基板へのダメージが回避される。
【０１０７】
なお、第３実施形態の変形例として、図５に示す第２実施形態の構成を取り入れ、境界部に、第１素子分離７９と同じ深さの第３の素子分離を設けてもよい。その場合は、第２の素子分離７５、７５ａで区画されたＭＯＳＦＥＴ８５は、もう少しＳＯＩ素子領域の内側に位置し、埋め込み酸化膜７２の端部側面に接して、この埋め込み酸化膜７２によりも深い、すなわち第１素子分離７９と同程度の深さの第３素子分離が境界に位置する。
【０１０８】
このような半導体装置を作製するには、第１の素子分離７９と境界部に位置する第３の素子分離を、同じリソグラフィ工程で形成し、ＳＯＩ素子領域内の第２の素子分離７５、７５ａを、別のリソグラフィ工程で形成すればよい。
【０１０９】
この変形例でも、バルク素子領域内に形成されるＤＲＡＭセルなどの素子と、ＳＯＩ素子領域に形成さえるＭＯＳＦＥＴなどの素子の高さがほぼ一定となる。
【０１１０】
また、境界に隣接する領域でダメージを受けたおそれのあるバルク成長層７６を素子分離の形成とともに取り去られているので、応力の問題が解消される。
【０１１１】
また，バルク素子領域とＳＯＩ素子領域の境界に素子分離を設定するので、チップ面積の増大を抑制することができる。
【０１１２】
さらに、領域ごとに最適な素子分離を形成できるので、動作の信頼性が高い。
【０１１３】
＜第４実施形態＞
図１０は、図７に示す半導体装置７０の別の製造工程を示す図である。第３実施形態では、バルク素子領域の形成に際して、ＳＯＩ素子領域内と境界上にだけ浅い第２の素子分離を形成し、バルク素子領域となるＳＯＩ基板上には、マスク材を残しておいた。図１０に示す第４実施形態の方法では、結晶成長によりバルク化する予定の領域全体に、素子分離層をあらかじめ形成する。
【０１１４】
まず、図１０（ａ）に示すように、第１のマスク材７４を全面に堆積した後、ＳＯＩ素子領域１２内の素子形成部分だけを覆うようにパターニングする。その他の部分、すなわち、ＳＯＩ素子領域１２内の一部と、バルク化する領域の全体に、たとえばＳｉＯ2 の素子分離用絶縁膜７５、７５ａを形成する。
【０１１５】
次に、図１０（ｂ）に示すように、第２のマスク材７７を、ＳＯＩ素子領域上と、バルク化する領域のうち境界に接する部分上に残るようにパターニングする。そして、バルク成長層を形成する領域の素子分離用絶縁膜７５ａと、埋め込み酸化膜７２を、好ましくはウエットエッチングにより、一度に除去する。これにより、ＳＯＩ領域のＳＯＩ層７３の側壁を自動的に保護した状態で、一度のエッチングでシリコン支持基板７１を露出することができる。また、素子分離絶縁膜７５と埋め込み酸化膜７５ａの双方を連続的にウエット除去するので、シリコン支持基板７１の表面にダメージを与えずにすむ。
【０１１６】
次に、図１０（ｃ）に示すように、露出したシリコン支持基板７１上に、選択エピタキシャル成長でエピタキシャル成長層７６を形成する。
【０１１７】
以降の工程については、図９（ｄ）〜９（ｆ）と同様である。
【０１１８】
第４実施形態の製造方法では、ＳＯＩ素子領域のＳＯＩ層の側面が、素子分離によって自動的に保護されるという効果に加え、バルク領域のシリコン支持基板を露出する際に、一度のウエットエッチングで済む。このため、たとえバルク素子領域とＳＯＩ素子領域に、それぞれ異なる深さ、異なる素材の素子分離を形成したとしても、全体としてみれば製造工程が簡略化される。また、支持基板へのダメージが少ない。
【０１１９】
＜第５実施形態＞
図１１は、本発明の第５実施形態に係る半導体装置９０の概略断面図である。
【０１２０】
半導体装置９０は、支持基板９１上のバルク成長層９６にＤＲＡＭセル１０３、周辺トランジスタ１０４等の素子が形成されるバルク素子領域１１と、ＳＯＩ層９３にＭＯＳＦＥＴ１０６などの素子が形成されるＳＯＩ素子領域１２と、これらの領域の境界に位置する境界層９７と、バルク素子領域内にあって、ＳＯＩ素子領域との境界近傍に位置するダミートレンチ（ダミーキャパシタ）１０１とを備える。
【０１２１】
ＤＲＡＭセル１０３等が形成されるバルク素子領域の素子形成面（すなわちエピタキシャル成長層９６の表面）と、ＭＯＳＦＥＴ１０６が形成されるＳＯＩ素子形成面（すなわちＳＯＩ層９３の表面）の高さはほぼ等しい。
【０１２２】
半導体装置９０はまた、バルク素子領域内で各素子を分離する第１の素子分離９５ａと、ＳＯＩ素子領域内で各素子を分離する第２の素子分離９５ｂを有する。第５実施形態では、第１の素子分離と第２の素子分離の深さは同一であっても、異なってもかまわない。
【０１２３】
ダミーキャパシタ１０１の深さは、ＳＯＩ素子領域１２の埋め込み酸化膜９２よりも深く設定される。バルク素子領域とＳＯＩ素子領域の境界部で転位が発生して、矢印Ａで示すように、バルク素子領域に向けて転位が広がっても、ダミートレンチの存在により、バルク素子領域内部への転位の拡張を防ぐためである。
【０１２４】
図１１の例では、ダミートレンチは、バルク素子領域１１内に形成されるＤＲＡＭセル１０３のトレンチキャパシタ１００と同形状、同じ構成のダミーキャパシタ１０１として設けられる。したがって、トレンチキャパシタの埋め込み電極９９と同じ材料で埋め込まれ、下部電極としての拡散層１０５や、カラー側壁１０７を有する。しかし、上部ストラップ等を設けずに、トレンチキャパシタ１００と同形状のトレンチを埋め込んだだけのダミートレンチであってもよい。また、ダミーキャパシタの表面部分に、第１素子分離９５ａのような素子分離を形成して、電気的に不活性にしてもよい。
【０１２５】
また、図１１の例では、図２に示すシリコン系の境界層４７を有する半導体装置にダミーキャパシタを設けているが、図５に示す境界に独立した素子分離６５ｃを有する半導体装置にダミーキャパシタを設けてもよい。さらに、図７に示すように、ＳＯＩ素子領域内の素子分離７５ａが境界部分を兼用する半導体装置において、バルク素子領域１１内の境界近傍にダミーキャパシタを設けてもよい。いずれの場合も、ダミーキャパシタは、ＳＯＩ素子領域１２の埋め込み酸化膜よりも深く設定する。また、ダミーキャパシタとしてではなく、トレンチを埋め込んだだけのダミートレンチとしてもよい。
【０１２６】
半導体装置９０の製造工程としては、ダミートレンチは、エピタキシャル成長層９６の形成後、最初に形成される。バルク素子領域内にトレンチキャパシタを有するＤＲＡＭセルを有する場合は、トレンチキャパシタの形成と同時に、同じ工程で一括形成するのが好ましいが、上述したように下部拡散電極１０５やカラー側壁１０７を形成する工程は省略してもよい。
【０１２７】
図１２は、図１１に示すダミーキャパシタ１０１の配置例を示す平面図である。図１２の例では、バルク素子領域内の境界部に、ＤＲＲＡＭセルのトレンチキャパシタ１００と同じ構造のダミーキャパシタ１０１を配置した例を示しているが、必ずしも、トレンチキャパシタ１００と同じ構造でなくてもよい。ダミーの深さはＳＯＩ素子領域の埋め込み酸化膜よりも深く設定されている。
【０１２８】
図１３は、ダミートレンチの変形例を示す。図１３（ａ）は、ライン状のダミー１１０でバルク素子領域内のＤＲＡＭマクロを取り囲んだ変形例を、図１３（ｂ）は、島状のダミー１１１でＤＲＡＭマクロを取り囲んだ変形例を示す。いずれの例も、エピタキシャル成長等のバルク成長層を形成した後、ＤＲＡＭセルのトレンチキャパシタの形成と同時に、ダミートレンチを形成することが出来る。
【０１２９】
第５実施形態では、境界部の応力緩和、素子形成面の均一平坦化、チップ面積増大抑制といった効果に加え、バルク素子領域内の境界近傍にダミートレンチを配置することによって、境界部分からの転位がバルク素子領域内に拡張するのを防止することができる。
【０１３０】
＜その他の実施形態＞
第１実施形態から第５実施形態では、ＳＯＩ基板の一部を除去してバルク素子領域を形成する際に、単結晶シリコンの選択エピタキシャル成長でバルク成長層を形成していた。しかし、バルク素子領域として、ＳｉＧｅをエピタキシャル成長させることも可能である。
【０１３１】
さらに、ひとつのＳＯＩ基板内に、Ｓｉのバルク成長層と、ＳｉＧｅ（シリコンゲルマニウム）のバルク成長層を共存させることも可能である。この場合も、各バルク素子領域とＳＯＩ基板との境界を、各領域に形成される素子のゲート電極材料と同じポリシリコンやＳｉＧｅなどで充填することによって、バルク素子領域とＳＯＩロジックの境界、あるいは異なるバルク素子領域間の境界で、応力を最小にすることができ、マージンを向上できる。
【０１３２】
また、ＳＯＩ素子領域とＳｉバルク素子領域、またはＳＯＩ素子領域とＳｉＧｅバルク素子領域の境界に、いずれかの領域内で使用される素子分離が位置するように配置すれば、デッドスペースが低減される。
【０１３３】
さらに、Ｓｉバルク素子領域またはＳｉＧｅ素子領域内であって、ＳＯＩ素子領域との境界近傍に、ダミートレンチを形成することによって、境界部で発生しがちな転位がバルク素子領域内に拡張することを防止できる。
【０１３４】
具体的な構成例として、Ｓｉバルク素子領域にＤＲＡＭを形成し、ＳｉＧｅのバルク素子領域にバイポーラ回路を形成して、双方をＳＯＩ基板上のロジック回路とともに１つのチップ上に搭載する半導体装置を形成することができる。各バルク素子領域およびＳＯＩ素子領域に形成される素子や機能ブロックの性質に応じて、それぞれ最適の素子分離が形成可能であることは、第３、第４実施形態から明らかであり、性能面ですぐれたシステムＬＳＩが可能になる。
【０１３５】
また、ＳＯＩ基板の埋め込み絶縁膜は、埋め込み酸化膜に限定されない。
【０１３６】
上述した実施形態のいずれにおいても、素子分離トレンチのエッチング条件を調節することによって、種々の変形構造が可能である。
【０１３７】
たとえば、図５に示した第３実施形態では、素子分離６５ａ、６５ｂ、６５ｃを、シリコンと酸化膜が同程度のエッチングレートで加工される条件で一括形成しているが、酸化膜に対するエッチングレートが遅い加工条件で一括に形成してもよい。この場合は、ＳＯＩ素子領域内の素子分離６５ｂは、バルク素子領域内の素子分離６５ａよりも浅いものとなる。また、境界部に位置する素子分離６５ｃの形状は、非対称になる。すなわち、埋め込み酸化膜５２上では、ＳＯＩ素子領域側の素子分離６５ｂと同等の深さになり、バルク成長層５６側では、素子分離６５ａと同じ深さになる。なお、境界部の側壁保護膜の影響や結晶劣化を受けたバルク成長層を完全に除去するために、素子分離６５ａの深さは、支持基板５１と埋め込み酸化膜５２の界面よりも深いことが望ましい。
【０１３８】
さらに、バルク素子領域内および境界部の素子分離６５ａ、６５ｃと、ＳＯＩ素子領域内の素子分離６５ｂを別々のエッチング工程で、それぞれエッチング条件を異ならせて形成してもよい。たとえば、素子分離６５ａと６５ｃをひとつのエッチング工程で、シリコンと酸化膜に対して同じレートでエッチングする条件で加工し、素子分離６５ｂを、酸化膜に対するエッチングレートが遅い条件で加工する。この場合は、境界部に位置する素子分離６５ｃの形状は対称となり、応力発生の懸念がなくなるとともに、ＳＯＩ素子領域内の素子分離６５ｂを浅く形成することにより、埋め込みが容易になり微細な素子分離が可能となる。
【０１３９】
【発明の効果】
ＳＯＩ素子領域とバルク素子領域の素子形成面を均一な高さに設定することによって、後の製造工程への悪影響を排除できる。
【０１４０】
ＳＯＩ素子領域とバルク素子領域との境界に、適切な境界層を配置することによって、領域間の応力が低減される。
【０１４１】
また、境界部に位置する素子分離の配置構成を工夫することによって、チップ面積の増大を抑制することができる。
【図面の簡単な説明】
【図１】本発明が適用される半導体チップの一例を示す図である。
【図２】本発明の第１実施形態に係る半導体装置の概略断面図である。
【図３】図２に示す半導体装置の製造工程を示す図である。
【図４】 図２に示す半導体装置の製造工程を示し、図３（ｄ）に続く工程を示す図である。
【図５】 本発明の第２実施形態に係る半導体装置の概略断面図である。
【図６】 図５に示す半導体装置の製造工程を示す図である。
【図７】本発明の第３実施形態に係る半導体装置の概略断面図である。
【図８】図７に示す半導体装置の製造工程を示す図である。
【図９】図７に示す半導体装置の製造工程を示し、図８（ｃ）に続く工程を示す図である。
【図１０】本発明の第４実施形態に関し、図７に示す半導体装置の別の製造工程を示す図である。
【図１１】本発明の第５実施形態に係る半導体装置の概略断面図である。
【図１２】図１１に示す半導体装置で用いられるダミーキャパシタの配置例を示す図である。
【図１３】図１１に示す半導体装置で用いられるダミーパターンの変形例を示す図である。
【符号の説明】
１０ 半導体チップ
１１ バルク素子領域（ＤＲＡＭマクロ）
１２ ＳＯＩ素子領域（ＳＯＩロジック）
２１、５１、７１、９１ Ｓｉ支持基板
２２、５２、７２、９２ 埋め込み酸化膜
２３、５３、７３、９３ ＳＯＩ層
２４ ７４ 第１のマスク材
２５、５５ 側壁保護膜
３０、１００ トレンチキャパシタ
３５、６５、７５、７９、９５ 素子分離
４３、４４、４５、８３、８４、８５、１０３、１０４、１０５ 素子
１０１ ダミーキャパシタ
１１０、１１１ ダミーパターン（ダミートレンチ）
Claims (11)
- 支持基板と、
前記支持基板上にバルク結晶成長させたバルク成長層を有し、前記バルク成長層に素子が形成される第１の素子形成面を有するバルク素子領域と、
前記支持基板上に、埋め込み絶縁膜と当該埋め込み絶縁膜上のＳＯＩ層とを有し、前記ＳＯＩ層に素子が形成される第２の素子形成面を有するＳＯＩ素子領域と、
前記バルク素子領域とＳＯＩ素子領域との境界に位置し、前記バルク成長層と前記ＳＯＩ層とを連結する境界層とを備え、
前記バルク成長層は、シリコン成長層及びシリコンゲルマニウム成長層を含み、前記境界層は、前記支持基板に達する深さのポリシリコンまたはシリコンゲルマニウムであり、前記第１の素子形成面と第２の素子形成面は、同じ高さに位置することを特徴とする半導体装置。 - 前記バルク素子領域は、第１の素子分離を有し、
前記ＳＯＩ素子領域は、第２の素子分離を有し、
前記第１および第２の素子分離の深さは等しいことを特徴とする請求項１に記載の半導体装置。 - 前記第１および第２の素子分離の深さは、前記埋め込み絶縁膜に達する深さであることを特徴とする請求項２に記載の半導体装置。
- 前記バルク素子領域は、ｐ型半導体領域とｎ型半導体領域の接合面を有し、前記接合面は、前記支持基板とバルク成長層の界面より上方に位置することを特徴とする請求項３に記載の半導体装置。
- 支持基板と、
前記支持基板上にバルク結晶成長させたバルク成長層を有し、前記バルク成長層に素子が形成される第１の素子形成面を有するバルク素子領域と、
前記支持基板上に、埋め込み絶縁膜と当該埋め込み絶縁膜上のＳＯＩ層とを有し、前記ＳＯＩ層に素子が形成される第２の素子形成面を有するＳＯＩ素子領域と、
前記バルク素子領域とＳＯＩ素子領域との境界に位置する境界層とを備え、
前記第１の素子形成面と第２の素子形成面は、同じ高さに位置し、前記境界の前記バルク素子領域側に、ダミートレンチの埋め込み層を有することを特徴とする半導体装置。 - 前記バルク素子領域は、トレンチキャパシタを有するＤＲＡＭセルを有し、前記ダミートレンチ埋め込み層は、ダミーキャパシタであることを特徴とする請求項５に記載の半導体装置。
- 支持基板と、前記支持基板上の埋め込み絶縁膜と、前記埋め込み絶縁膜上のシリコン層とから構成されるＳＯＩ基板を準備するステップと、
前記ＳＯＩ基板の所定の箇所で、前記シリコン層と、埋め込み絶縁膜の一部を除去するステップと、
前記除去により露出したシリコン層の側壁を覆う側壁保護膜を形成するステップと、
前記側壁保護膜を形成後、前記所定の箇所で前記支持基板の表面を露出させ、露出した面から前記シリコン層の表面に一致する高さのバルク成長層を形成するステップと、
前記バルク成長層と前記ＳＯＩ基板に、同じ深さの素子分離を一括して形成するステップと、
前記素子分離を形成後、前記側壁保護膜を除去してくぼみを形成するステップと、
前記くぼみを形成後、前記バルク成長層と前記ＳＯＩ基板に素子を形成するステップと、
前記素子の形成と同時に、前記くぼみに前記素子のゲート電極に用いる半導体ゲート材料を充填するステップと
を含むことを特徴とする半導体装置の製造方法。 - 前記支持基板の表面を露出するステップは、ウエット処理により行うことを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記半導体ゲート材料の充填ステップは、ポリシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）を充填することを特徴とする請求項７に記載の半導体装置の製造方法。
- 支持基板と、前記支持基板上の埋め込み絶縁膜と、前記埋め込み絶縁膜上のシリコン層とから構成されるＳＯＩ基板を準備するステップと、
前記ＳＯＩ基板の所定の箇所で、前記シリコン層と、埋め込み絶縁膜を除去し、前記支持基板の表面を露出するステップと、
前記露出した支持基板の表面から、前記シリコン層の表面に一致する高さのバルク成長層を形成するステップと、
前記バルク成長層と前記シリコン層の境界の前記バルク成長層側に、前記埋め込み絶縁膜よりも深いダミートレンチを形成するステップと、
前記ダミートレンチを形成後、前記バルク成長層と、前記ＳＯＩ基板の所定の位置に素子を形成するステップと
を含むことを特徴とする半導体装置の製造方法。 - 前記ダミートレンチの形成ステップは、ダミートレンチの形成と同時に前記バルク成長層の所定の位置にトレンチキャパシタを形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
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