JP2002289490A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 高速のＳＯＩ素子を得る上での歩留まりを向
上させる。 【解決手段】 ＳＯＩ基板の埋め込み酸化膜２０２と上
層シリコン層２０３を選択的に除去した開口部内にエピ
タキシャル成長層２０５を形成してＤＲＡＭ等の素子を
形成する際、各開口部の面積をほぼ等しくすることによ
って段差の発生を防止する。また識別用等の標識を埋め
込み酸化膜２０２と上層シリコン層２０３を選択的に除
去した開口部内のシリコン基板表面、あるいはそこに形
成されたエピタキシャル成長層に形成することにより、
塵埃の発生を防止する。
上させる。 【解決手段】 ＳＯＩ基板の埋め込み酸化膜２０２と上
層シリコン層２０３を選択的に除去した開口部内にエピ
タキシャル成長層２０５を形成してＤＲＡＭ等の素子を
形成する際、各開口部の面積をほぼ等しくすることによ
って段差の発生を防止する。また識別用等の標識を埋め
込み酸化膜２０２と上層シリコン層２０３を選択的に除
去した開口部内のシリコン基板表面、あるいはそこに形
成されたエピタキシャル成長層に形成することにより、
塵埃の発生を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ基板を用い
る半導体装置に関するもので、特に高速論理ＬＳＩに好
適なものである。
る半導体装置に関するもので、特に高速論理ＬＳＩに好
適なものである。
【０００２】
【従来の技術】近年、ＳＯＩ（Silicon On Insulator）
基板を用いて、ＬＳＩの高速化や低消費電力化を達成す
る試みがなされている。
基板を用いて、ＬＳＩの高速化や低消費電力化を達成す
る試みがなされている。
【０００３】図１２はこのようなＳＯＩ基板を用いた半
導体装置の一例を示す素子断面図である。ここではシリ
コン基板（支持基板）１上に埋め込み酸化膜（ＢＯＸ
層）２、活性シリコン層（ＳＯＩ層）３が形成されたＳ
ＯＩ基板を用いて、ＭＯＳＦＥＴを形成した様子を示し
ている。
導体装置の一例を示す素子断面図である。ここではシリ
コン基板（支持基板）１上に埋め込み酸化膜（ＢＯＸ
層）２、活性シリコン層（ＳＯＩ層）３が形成されたＳ
ＯＩ基板を用いて、ＭＯＳＦＥＴを形成した様子を示し
ている。
【０００４】このＭＯＳＦＥＴは活性シリコン層３中の
素子分離膜４で囲まれた領域の表面部のチャネル予定領
域にはゲート絶縁膜５、その上には側壁部７と表面の金
属シリサイド膜８を有するゲート電極６がそれぞれ形成
され、活性シリコン層３内のゲート絶縁膜の側方にはＬ
ＤＤ構造の低濃度イオン注入領域９および高濃度ソース
／ドレイン領域１０が形成されている。高濃度ソース／
ドレイン領域１０の表面には金属シリサイド膜１１が形
成され、この金属シリサイド膜１１は層間絶縁膜１２に
形成されたコンタクト用の開口に埋め込まれたタングス
テン膜１３と接続されて層間絶縁膜１２上のソース／ド
レイン電極１４として引き出されている。
素子分離膜４で囲まれた領域の表面部のチャネル予定領
域にはゲート絶縁膜５、その上には側壁部７と表面の金
属シリサイド膜８を有するゲート電極６がそれぞれ形成
され、活性シリコン層３内のゲート絶縁膜の側方にはＬ
ＤＤ構造の低濃度イオン注入領域９および高濃度ソース
／ドレイン領域１０が形成されている。高濃度ソース／
ドレイン領域１０の表面には金属シリサイド膜１１が形
成され、この金属シリサイド膜１１は層間絶縁膜１２に
形成されたコンタクト用の開口に埋め込まれたタングス
テン膜１３と接続されて層間絶縁膜１２上のソース／ド
レイン電極１４として引き出されている。
【０００５】このようなＭＯＳＦＥＴはソースおよびド
レイン１０の寄生容量を大幅に低減することが出来るの
で、素子の高速化が期待できる。
レイン１０の寄生容量を大幅に低減することが出来るの
で、素子の高速化が期待できる。
【０００６】しかも、基板がＳＯＩ基板であることを除
けば、基本的に通常のバルクウェーハを用いたＭＯＳＦ
ＥＴと構造的には大差ない。したがって、特に部分空乏
型ＭＯＳＦＥＴの場合には製造プロセスもイオン注入な
どの条件が異なる他はほとんど同じである。
けば、基本的に通常のバルクウェーハを用いたＭＯＳＦ
ＥＴと構造的には大差ない。したがって、特に部分空乏
型ＭＯＳＦＥＴの場合には製造プロセスもイオン注入な
どの条件が異なる他はほとんど同じである。
【０００７】この結果、ＳＯＩ半導体装置は、基板にＳ
ＯＩ基板を用いるだけで、バルクプロセスをそのまま用
いて試作を行うことができ、開発の負担を増やすことな
く、性能を向上させることが可能となる利点を有する。
ＯＩ基板を用いるだけで、バルクプロセスをそのまま用
いて試作を行うことができ、開発の負担を増やすことな
く、性能を向上させることが可能となる利点を有する。
【０００８】また、ＳＯＩ技術が用いられる半導体装置
としてはシステムの高速化の要求に伴い、ＤＲＡＭ等の
メモリ素子と論理素子を同一チップ上に形成する要求が
高まっている。このため、ＳＯＩ基板上に高速論理回路
とメモリ素子を混載する必要が生じる。しかしながら、
ＳＯＩ上のＤＲＡＭは電荷がリークしやすく、頻繁にリ
フレッシュの必要が生ずるという、リテンション劣化問
題がある。
としてはシステムの高速化の要求に伴い、ＤＲＡＭ等の
メモリ素子と論理素子を同一チップ上に形成する要求が
高まっている。このため、ＳＯＩ基板上に高速論理回路
とメモリ素子を混載する必要が生じる。しかしながら、
ＳＯＩ上のＤＲＡＭは電荷がリークしやすく、頻繁にリ
フレッシュの必要が生ずるという、リテンション劣化問
題がある。
【０００９】この問題を回避するため、部分的にバルク
構造を有するＳＯＩ基板を採用することが提案されてい
る。
構造を有するＳＯＩ基板を採用することが提案されてい
る。
【００１０】図１３はその構造を示す部分断面斜視図で
ある。
ある。
【００１１】このＳＯＩ基板はシリコン基板２１上に埋
め込み酸化膜２２および上層シリコン層２３が積層され
た基本構成を有しており、上層シリコン層２３と埋め込
み酸化膜２２の一部が開口され、この部分を選択エピタ
キシャル成長膜２４で埋め込むことで基板２１と接続し
て、部分的にバルク構造を形成している。
め込み酸化膜２２および上層シリコン層２３が積層され
た基本構成を有しており、上層シリコン層２３と埋め込
み酸化膜２２の一部が開口され、この部分を選択エピタ
キシャル成長膜２４で埋め込むことで基板２１と接続し
て、部分的にバルク構造を形成している。
【００１２】この領域にＤＲＡＭを形成した場合には、
リテンション問題が回避される。
リテンション問題が回避される。
【００１３】
【発明が解決しようとする課題】しかしながら、ＳＯＩ
基板を用いた場合、識別マーク形成に関しては次のよう
な問題がある。
基板を用いた場合、識別マーク形成に関しては次のよう
な問題がある。
【００１４】ＬＳＩを試作する際、投入されるウェーハ
には、その指定場所にウェーハを識別する番号等を記入
する。このため、例えばレーザ光を用いて直径５０〜７
５μｍ、深さ２〜４μｍ程度のクレーター状の窪みを基
板上に形成し、この窪みの集合で数字や文字を現してい
る。
には、その指定場所にウェーハを識別する番号等を記入
する。このため、例えばレーザ光を用いて直径５０〜７
５μｍ、深さ２〜４μｍ程度のクレーター状の窪みを基
板上に形成し、この窪みの集合で数字や文字を現してい
る。
【００１５】同様の処理をＳＯＩ基板に施してナンバリ
ングを形成した様子を図１４に示す。図１４（ａ）はこ
れらの窪みを上方から見たもの、（ｂ）はその一つを拡
大して、斜め上から見たもので、（ｃ）は（ｂ）でのＢ
−Ｂ´での断面を見たものである。
ングを形成した様子を図１４に示す。図１４（ａ）はこ
れらの窪みを上方から見たもの、（ｂ）はその一つを拡
大して、斜め上から見たもので、（ｃ）は（ｂ）でのＢ
−Ｂ´での断面を見たものである。
【００１６】このようにＳＯＩ基板にナンバリングを行
うと、図１４（ｂ）の拡大図を見ると判るように、窪み
の周辺に微細な塵埃状のものが付着している。この原因
は図１４（ｃ）の断面図から次のように考えられる。す
なわち、ＳＯＩ基板の活性シリコン層および埋め込み酸
化膜はそれぞれ０．１〜０．２μｍ、０．２〜０．４μ
ｍと薄い為に、２〜４μｍの窪みを形成する為にレーザ
による熱を加えると、活性シリコン層および埋め込み酸
化膜が弾け飛んで、それが付着物となって窪みの周辺に
堆積するものと推定される。このシリコン片はダストと
なって、トランジスタ歩留まりを劣化させる原因にもな
る。
うと、図１４（ｂ）の拡大図を見ると判るように、窪み
の周辺に微細な塵埃状のものが付着している。この原因
は図１４（ｃ）の断面図から次のように考えられる。す
なわち、ＳＯＩ基板の活性シリコン層および埋め込み酸
化膜はそれぞれ０．１〜０．２μｍ、０．２〜０．４μ
ｍと薄い為に、２〜４μｍの窪みを形成する為にレーザ
による熱を加えると、活性シリコン層および埋め込み酸
化膜が弾け飛んで、それが付着物となって窪みの周辺に
堆積するものと推定される。このシリコン片はダストと
なって、トランジスタ歩留まりを劣化させる原因にもな
る。
【００１７】さらに、ＳＯＩ基板では埋め込み酸化膜が
存在するので、マスク合わせに用いるマークの形状や色
がバルクウェーハと異なり、バルクウェーハで感知でき
たものがＳＯＩでは感知できず、このため、バルクウェ
ーハと同じプロセスで製造したとしても、ＳＯＩ専用の
マーク検出条件を必要とする場合がある。さらに、プロ
セス中におけるＱＣデータを取得する際、埋め込み酸化
膜が存在することによりバルクと同じ測定が出来ないな
ど、プロセスがバルクと同じでも、ＳＯＩ専用のＱＣデ
ータ測定レシピを作らなければならなかった。
存在するので、マスク合わせに用いるマークの形状や色
がバルクウェーハと異なり、バルクウェーハで感知でき
たものがＳＯＩでは感知できず、このため、バルクウェ
ーハと同じプロセスで製造したとしても、ＳＯＩ専用の
マーク検出条件を必要とする場合がある。さらに、プロ
セス中におけるＱＣデータを取得する際、埋め込み酸化
膜が存在することによりバルクと同じ測定が出来ないな
ど、プロセスがバルクと同じでも、ＳＯＩ専用のＱＣデ
ータ測定レシピを作らなければならなかった。
【００１８】また、上述した部分的なバルク構造の場
合、メモリ素子が複数領域存在すると次のような問題が
発生する。
合、メモリ素子が複数領域存在すると次のような問題が
発生する。
【００１９】図１５はそのような問題を示すもので、メ
モリ素子を形成する領域を複数設けた場合の製造工程を
示す工程別断面図である。この図において、図１３と同
じ構成部分には同じ参照番号を付すこととする。
モリ素子を形成する領域を複数設けた場合の製造工程を
示す工程別断面図である。この図において、図１３と同
じ構成部分には同じ参照番号を付すこととする。
【００２０】シリコン基板２１の上に埋め込み酸化膜２
２および上層シリコン層２３が順次積層されたＳＯＩ基
板を用意する（図１５（ａ））。この上にシリコン酸化
膜などの絶縁膜２０と図示しないレジスト層を形成し、
これをパターニングしてエッチングマスクとする。これ
を用いて、エッチングを行ってメモリ素子形成領域の埋
め込み酸化膜２２および上層シリコン層２３を除去して
開口部を形成し、続いてレジスト層を除去した後、この
開口部に選択的なエピタキシャル成長を行ってエピタキ
シャル成長層２５，２６を形成する。しかしながら、こ
の例のように開口領域の面積が異なると、開口部によっ
てエピタキシャル成長速度が異なり、開口部充填形状と
して段差が発生する（図１５（ｂ））。最終的に絶縁膜
２４を除去した状態でもこのエピタキシャル成長層２
５、２６間で段差が残る（図１５（ｃ））。
２および上層シリコン層２３が順次積層されたＳＯＩ基
板を用意する（図１５（ａ））。この上にシリコン酸化
膜などの絶縁膜２０と図示しないレジスト層を形成し、
これをパターニングしてエッチングマスクとする。これ
を用いて、エッチングを行ってメモリ素子形成領域の埋
め込み酸化膜２２および上層シリコン層２３を除去して
開口部を形成し、続いてレジスト層を除去した後、この
開口部に選択的なエピタキシャル成長を行ってエピタキ
シャル成長層２５，２６を形成する。しかしながら、こ
の例のように開口領域の面積が異なると、開口部によっ
てエピタキシャル成長速度が異なり、開口部充填形状と
して段差が発生する（図１５（ｂ））。最終的に絶縁膜
２４を除去した状態でもこのエピタキシャル成長層２
５、２６間で段差が残る（図１５（ｃ））。
【００２１】このような段差は微細加工を均一に実現す
る上で障害となり、製品の歩留まり等に影響を与える。
る上で障害となり、製品の歩留まり等に影響を与える。
【００２２】本発明は上述の問題を解決するためになさ
れたもので、ＳＯＩ基板を用いてメモリ素子を形成した
場合に均一な微細加工が可能で歩留まりの良い半導体装
置を提供することを目的とする。
れたもので、ＳＯＩ基板を用いてメモリ素子を形成した
場合に均一な微細加工が可能で歩留まりの良い半導体装
置を提供することを目的とする。
【００２３】また、本発明は塵埃の発生が少ないＳＯＩ
基板の識別等のための標識部を有する半導体装置を提供
することを目的とする。
基板の識別等のための標識部を有する半導体装置を提供
することを目的とする。
【００２４】
【課題を解決するための手段】本発明にかかる半導体装
置によれば、半導体基板と、この半導体基板上に形成さ
れた絶縁膜と、この絶縁膜上に形成された第１の半導体
層と、前記第１の半導体層と前記絶縁膜を貫通して前記
半導体基板に達する複数個の開口部と、これら開口部内
に選択的成長によって充填され、前記半導体基板に接続
された第２の半導体層とを備え、前記開口部の面積がほ
ぼ等しいことを特徴とするものである。
置によれば、半導体基板と、この半導体基板上に形成さ
れた絶縁膜と、この絶縁膜上に形成された第１の半導体
層と、前記第１の半導体層と前記絶縁膜を貫通して前記
半導体基板に達する複数個の開口部と、これら開口部内
に選択的成長によって充填され、前記半導体基板に接続
された第２の半導体層とを備え、前記開口部の面積がほ
ぼ等しいことを特徴とするものである。
【００２５】前記複数個の開口部の面積は、最大のもの
と最小のものとの差が最小のものの面積に対し、１０％
以内に収まっていることが好ましい。
と最小のものとの差が最小のものの面積に対し、１０％
以内に収まっていることが好ましい。
【００２６】前記第２の半導体層にはＤＲＡＭセル、Ｄ
ＲＡＭマクロ、ＤＲＡＭセンスアンプ、ＳＲＡＭセンス
アンプ、アナログ回路用トランジスタ、Ｉ／Ｏ用トラン
ジスタの少なくともいずれかが形成されると良い。
ＲＡＭマクロ、ＤＲＡＭセンスアンプ、ＳＲＡＭセンス
アンプ、アナログ回路用トランジスタ、Ｉ／Ｏ用トラン
ジスタの少なくともいずれかが形成されると良い。
【００２７】前記複数個の開口部に充填された前記第２
の半導体層が前記半導体基板に形成された拡散層と接続
され、前記開口部の少なくとも一つが前記拡散層の電位
取り出し用に用いられていることが好ましい。
の半導体層が前記半導体基板に形成された拡散層と接続
され、前記開口部の少なくとも一つが前記拡散層の電位
取り出し用に用いられていることが好ましい。
【００２８】また、本発明にかかる半導体装置によれ
ば、半導体基板と、この半導体基板上に形成された絶縁
膜と、この絶縁膜上に形成された第１の半導体層と、前
記第１の半導体層と前記絶縁膜を貫通して前記半導体基
板に達する開口部とを備え、この開口部内に露出した前
記半導体基板表面に標識部が形成されたことを特徴とす
る。
ば、半導体基板と、この半導体基板上に形成された絶縁
膜と、この絶縁膜上に形成された第１の半導体層と、前
記第１の半導体層と前記絶縁膜を貫通して前記半導体基
板に達する開口部とを備え、この開口部内に露出した前
記半導体基板表面に標識部が形成されたことを特徴とす
る。
【００２９】さらに、本発明にかかる半導体装置によれ
ば、半導体基板と、この半導体基板上に形成された絶縁
膜と、この絶縁膜上に形成された第１の半導体層と、前
記半導体層と前記絶縁膜を貫通して前記半導体基板に達
する少なくとも複数個の開口部と、この開口部内に選択
的成長によって該開口部を充填し、前記半導体基板に接
続された第２の半導体層とを備え、前記複数個の開口部
の一部の第２の半導体層の表面に標識部が形成されたこ
とを特徴とする。
ば、半導体基板と、この半導体基板上に形成された絶縁
膜と、この絶縁膜上に形成された第１の半導体層と、前
記半導体層と前記絶縁膜を貫通して前記半導体基板に達
する少なくとも複数個の開口部と、この開口部内に選択
的成長によって該開口部を充填し、前記半導体基板に接
続された第２の半導体層とを備え、前記複数個の開口部
の一部の第２の半導体層の表面に標識部が形成されたこ
とを特徴とする。
【００３０】これらの標識部は、認識用の番号、マスク
合わせ用のマーク、品質管理用データ取得パターンの少
なくともいずれか一つであると良い。
合わせ用のマーク、品質管理用データ取得パターンの少
なくともいずれか一つであると良い。
【００３１】また、本発明にかかる半導体装置によれ
ば、半導体基板と、この半導体基板上に形成された絶縁
膜と、この絶縁膜上に形成された第１の半導体層と、前
記半導体層と前記絶縁膜を貫通して前記半導体基板に達
する少なくとも複数個の開口部と、この開口部内に選択
的成長によって該開口部を充填し、前記半導体基板に接
続された第２の半導体層とを備え、前記複数個の開口部
の一部の第２の半導体層の表面に標識部が形成され、残
部の開口部の第２の半導体層の表面にはＤＲＡＭセル、
ＤＲＡＭマクロ、ＤＲＡＭセンスアンプ、ＳＲＡＭセン
スアンプ、アナログ回路用トランジスタ、Ｉ／Ｏ用トラ
ンジスタの少なくともいずれかが形成され、前記各開口
部の面積がほぼ等しいことを特徴とする。
ば、半導体基板と、この半導体基板上に形成された絶縁
膜と、この絶縁膜上に形成された第１の半導体層と、前
記半導体層と前記絶縁膜を貫通して前記半導体基板に達
する少なくとも複数個の開口部と、この開口部内に選択
的成長によって該開口部を充填し、前記半導体基板に接
続された第２の半導体層とを備え、前記複数個の開口部
の一部の第２の半導体層の表面に標識部が形成され、残
部の開口部の第２の半導体層の表面にはＤＲＡＭセル、
ＤＲＡＭマクロ、ＤＲＡＭセンスアンプ、ＳＲＡＭセン
スアンプ、アナログ回路用トランジスタ、Ｉ／Ｏ用トラ
ンジスタの少なくともいずれかが形成され、前記各開口
部の面積がほぼ等しいことを特徴とする。
【００３２】前記複数個の開口部の面積は、最大のもの
と最小のものとの差が最小のものの面積に対し、１０％
以内に収まっていることが好ましい。
と最小のものとの差が最小のものの面積に対し、１０％
以内に収まっていることが好ましい。
【００３３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態のいくつかを詳細に説明する。
施の形態のいくつかを詳細に説明する。
【００３４】図１は本発明による半導体装置の第１の実
施の形態を説明する一部断面斜視図である。ここに図示
されたものは、ＳＯＩ基板を用いてＤＲＡＭを構成した
ものである。
施の形態を説明する一部断面斜視図である。ここに図示
されたものは、ＳＯＩ基板を用いてＤＲＡＭを構成した
ものである。
【００３５】シリコン基板１０１の上に埋め込み酸化膜
１０２および上層シリコン層１０３が積層され、ＤＲＡ
Ｍに関連する素子を形成する部分は埋め込み酸化膜１０
２および上層シリコン層１０３を選択的に除去して形成
された開口部内で選択的にエピタキシャル成長を行って
シリコン単結晶層を形成している。例えば図１の正面に
見える部分は例えばＤＲＡＭ周辺回路を形成する領域１
０４となっており、これらの基板表面部には高加速イオ
ン注入等により形成されたウェル１０９が形成され、複
数個の選択エピタキシャル成長領域の基板電位を同一に
している。また、ウェル電位取り出し部１０５もウェル
１０９と接続されている。また、ＤＲＡＭメモリマクロ
セル１０６、主にアナログ素子からなる入出力部１０
７、静電保護回路１０８も同様に開口部内のエピタキシ
ャル成長層に形成されている。領域１０６の一部にはセ
ンスアンプも形成される。
１０２および上層シリコン層１０３が積層され、ＤＲＡ
Ｍに関連する素子を形成する部分は埋め込み酸化膜１０
２および上層シリコン層１０３を選択的に除去して形成
された開口部内で選択的にエピタキシャル成長を行って
シリコン単結晶層を形成している。例えば図１の正面に
見える部分は例えばＤＲＡＭ周辺回路を形成する領域１
０４となっており、これらの基板表面部には高加速イオ
ン注入等により形成されたウェル１０９が形成され、複
数個の選択エピタキシャル成長領域の基板電位を同一に
している。また、ウェル電位取り出し部１０５もウェル
１０９と接続されている。また、ＤＲＡＭメモリマクロ
セル１０６、主にアナログ素子からなる入出力部１０
７、静電保護回路１０８も同様に開口部内のエピタキシ
ャル成長層に形成されている。領域１０６の一部にはセ
ンスアンプも形成される。
【００３６】そして、本発明においては、これらの開口
部の面積はほぼ等しく形成されている点が特徴である。
すなわち、面積の差異は最大のものと最小ものとの差が
最小のものの面積に対し、１０％以内となっている。こ
れは、エビタキシャル成長速度は実用上の範囲ではほぼ
面積に反比例することから、エピタキシャル成長による
膜厚のばらつきをなくすために必要と考えられる範囲で
ある。
部の面積はほぼ等しく形成されている点が特徴である。
すなわち、面積の差異は最大のものと最小ものとの差が
最小のものの面積に対し、１０％以内となっている。こ
れは、エビタキシャル成長速度は実用上の範囲ではほぼ
面積に反比例することから、エピタキシャル成長による
膜厚のばらつきをなくすために必要と考えられる範囲で
ある。
【００３７】このように開口部の面積を等しくすること
の効果を図２を用いて説明する。この図は従来の図１５
に対応するものである。
の効果を図２を用いて説明する。この図は従来の図１５
に対応するものである。
【００３８】シリコン基板２０１の上に埋め込み酸化膜
２０２および上層シリコン層２０３を順次積層されたＳ
ＯＩ基板を用意する（図２（ａ））。この上にシリコン
酸化膜などの絶縁膜２０４を図示しないレジスト層を順
次形成し、これをパターニングしてエッチングマスクと
する。これを用いて、エッチングを行ってメモリ素子形
成領域の埋め込み酸化膜２０２および上層シリコン層２
０３を除去して開口部を形成し、続いてレジスト層を除
去した後、この開口部に選択的なエビタキシャル成長を
行ってエピタキシャル成長層２０５を形成する。
２０２および上層シリコン層２０３を順次積層されたＳ
ＯＩ基板を用意する（図２（ａ））。この上にシリコン
酸化膜などの絶縁膜２０４を図示しないレジスト層を順
次形成し、これをパターニングしてエッチングマスクと
する。これを用いて、エッチングを行ってメモリ素子形
成領域の埋め込み酸化膜２０２および上層シリコン層２
０３を除去して開口部を形成し、続いてレジスト層を除
去した後、この開口部に選択的なエビタキシャル成長を
行ってエピタキシャル成長層２０５を形成する。
【００３９】このエピタキシャル成長の条件は例えば、
ガスとしてジクロルシラン（ＳｉＨ２Ｃｌ２）５０ｓｃ
ｃｍ、塩化水素（ＨＣｌ）１００ｓｃｃｍを用い、温度
８５０℃、圧力１５Ｔｏｒｒを採用することができる。
なお、反応ガスの単位は窒素換算をしたときの毎分あた
りのｃｃを示すものである。
ガスとしてジクロルシラン（ＳｉＨ２Ｃｌ２）５０ｓｃ
ｃｍ、塩化水素（ＨＣｌ）１００ｓｃｃｍを用い、温度
８５０℃、圧力１５Ｔｏｒｒを採用することができる。
なお、反応ガスの単位は窒素換算をしたときの毎分あた
りのｃｃを示すものである。
【００４０】この場合、各開口部はそれぞれ等しい面積
を有しており、エピタキシャル成長速度は各開口部で等
しく、開口部間での段差は発生しない（図２（ｂ））。
最終的に絶縁膜２０４を除去した状態でもこのエピタキ
シャル成長層２０５は等しい高さを有している（図２
（ｃ））。
を有しており、エピタキシャル成長速度は各開口部で等
しく、開口部間での段差は発生しない（図２（ｂ））。
最終的に絶縁膜２０４を除去した状態でもこのエピタキ
シャル成長層２０５は等しい高さを有している（図２
（ｃ））。
【００４１】したがって、このようなエピタキシャル成
長層２０５に素子を形成した場合、微細加工を各開口部
で均一に行うことができ、製品の歩留まり向上を図るこ
とができる。
長層２０５に素子を形成した場合、微細加工を各開口部
で均一に行うことができ、製品の歩留まり向上を図るこ
とができる。
【００４２】次に、図３から図１１までを用いて、ＳＯ
Ｉ基板における識別標識の形成に関する本発明を説明す
る。
Ｉ基板における識別標識の形成に関する本発明を説明す
る。
【００４３】図３はウェーハ状態のＳＯＩ基板に識別番
号を刻印する箇所を示す平面図、図４はその識別番号刻
印箇所のＡ−Ａ’線に沿った断面図である。
号を刻印する箇所を示す平面図、図４はその識別番号刻
印箇所のＡ−Ａ’線に沿った断面図である。
【００４４】この実施の形態によれば、識別番号刻印箇
所ではシリコン基板２０１上の埋め込み酸化膜２０２お
よび上層シリコン層２０３が除去され、シリコン基板２
０１が露出している。
所ではシリコン基板２０１上の埋め込み酸化膜２０２お
よび上層シリコン層２０３が除去され、シリコン基板２
０１が露出している。
【００４５】このようなシリコン基板２０１へのレーザ
による刻印は通常のバルクウェーハへの刻印と同じ条件
となる。
による刻印は通常のバルクウェーハへの刻印と同じ条件
となる。
【００４６】図５は本発明による識別番号刻印の結果を
示す図であって、図５（ａ）は識別番号を構成する窪み
の集合体を上方から見たもの、（ｂ）はその一つを拡大
して、斜め上から見たもので、（ｃ）は（ｂ）でのＢ−
Ｂ´での断面を見たものである。
示す図であって、図５（ａ）は識別番号を構成する窪み
の集合体を上方から見たもの、（ｂ）はその一つを拡大
して、斜め上から見たもので、（ｃ）は（ｂ）でのＢ−
Ｂ´での断面を見たものである。
【００４７】いずれの図からもレーザで形成されたくぼ
みによって塵埃の発生は見られない。
みによって塵埃の発生は見られない。
【００４８】ここでは識別番号を記録するものとしてい
るが、マスク合わせに必要なマーク類やＱＣデータを測
定するパターン、およびこれらの組み合わせを配置する
ようにしても良い。
るが、マスク合わせに必要なマーク類やＱＣデータを測
定するパターン、およびこれらの組み合わせを配置する
ようにしても良い。
【００４９】この実施形態によれば、ＳＯＩ基板を用い
ていながら、識別番号、マスク合わせ用のマークおよび
ＱＣパターン等（以下総称して標識部という）はバルク
ウェーハと同じとなるので、バルクデバイス用に作成さ
れたレシピがそのまま使え、ＬＳＩ開発時間の短縮、ひ
いては開発効率向上を達成できる。さらに、標識部はバ
ルクシリコン上に形成されることになるので、形成時に
ダストの発生を回避することが出来、半導体装置の歩止
まりの低下を防止することができる。
ていながら、識別番号、マスク合わせ用のマークおよび
ＱＣパターン等（以下総称して標識部という）はバルク
ウェーハと同じとなるので、バルクデバイス用に作成さ
れたレシピがそのまま使え、ＬＳＩ開発時間の短縮、ひ
いては開発効率向上を達成できる。さらに、標識部はバ
ルクシリコン上に形成されることになるので、形成時に
ダストの発生を回避することが出来、半導体装置の歩止
まりの低下を防止することができる。
【００５０】図６ないし図８は標識部形成についての第
２の実施の形態を示す説明図であって、図７は図６に示
すウェーハ内の一つのチップＸの拡大図である。同図か
ら明らかなように、チップ内でＬＳＩ領域３１の外側に
存在するダイシングライン３２内に識別標識３３、３４
が形成される。この場合もそのＢ−Ｂ’断面は図８に示
されるようにシリコン基板２０１上の埋め込み酸化膜２
０２および上層シリコン層２０３が除去され、シリコン
基板２０１が露出している。
２の実施の形態を示す説明図であって、図７は図６に示
すウェーハ内の一つのチップＸの拡大図である。同図か
ら明らかなように、チップ内でＬＳＩ領域３１の外側に
存在するダイシングライン３２内に識別標識３３、３４
が形成される。この場合もそのＢ−Ｂ’断面は図８に示
されるようにシリコン基板２０１上の埋め込み酸化膜２
０２および上層シリコン層２０３が除去され、シリコン
基板２０１が露出している。
【００５１】図９は本発明のさらに他の第３の実施の形
態を示す平面図であり、図１０はその標識部のＣ−Ｃ’
断面図である。
態を示す平面図であり、図１０はその標識部のＣ−Ｃ’
断面図である。
【００５２】この実施の形態では図７と同様にダイシン
グライン３２内に標識部３３、３４が形成されており、
また、ＬＳＩ領域のうちの一部には、メモリ素子等を形
成するための領域３５、３６が形成されている。そし
て、これらの標識部３３、３４、領域３５、３６は標識
部３４の断面図である図１０に示すようにシリコン基板
３０１上の埋め込み酸化膜３０２および上層シリコン層
３０３が除去され、それによりできた開口部内にエビタ
キシャル成長によりシリコン単結晶膜３０４が形成され
た状態となっている。
グライン３２内に標識部３３、３４が形成されており、
また、ＬＳＩ領域のうちの一部には、メモリ素子等を形
成するための領域３５、３６が形成されている。そし
て、これらの標識部３３、３４、領域３５、３６は標識
部３４の断面図である図１０に示すようにシリコン基板
３０１上の埋め込み酸化膜３０２および上層シリコン層
３０３が除去され、それによりできた開口部内にエビタ
キシャル成長によりシリコン単結晶膜３０４が形成され
た状態となっている。
【００５３】このようなエピタキシャル成長層に標識部
が設けられた場合、その形成時の条件はバルクウェーハ
とほぼ同じになるため、図５に示すような塵埃の発生の
ない標識部を得ることができる。
が設けられた場合、その形成時の条件はバルクウェーハ
とほぼ同じになるため、図５に示すような塵埃の発生の
ない標識部を得ることができる。
【００５４】図１１は図９に示す実施の形態を発展させ
た第４の実施の形態を説明する平面図であって、エピタ
キシャル成長層が形成される各開口部の面積を図１に示
す実施の形態のようにほぼ等しくしたものである。
た第４の実施の形態を説明する平面図であって、エピタ
キシャル成長層が形成される各開口部の面積を図１に示
す実施の形態のようにほぼ等しくしたものである。
【００５５】すなわち、シリコン基板４０１の上に埋め
込み酸化膜４０２および上層シリコン層４０３が積層さ
れ、ＤＲＡＭに関連する素子を形成する部分および標識
部を形成する部分は埋め込み酸化膜４０２および上層シ
リコン層４０３を選択的に除去して形成された開口部内
で選択的にエピタキシャル成長を行ってシリコン単結晶
層を形成している。例えば図１１の正面に見えるＤＲＡ
Ｍ周辺回路を形成する領域４０４、ウェル電位取り出し
部４０５、ＤＲＡＭメモリマクロセル４０６、主にアナ
ログ素子からなる入出力部４０７、標識部４０８はすべ
て同一面積の開口部内のエピタキシャル成長層に形成さ
れている。
込み酸化膜４０２および上層シリコン層４０３が積層さ
れ、ＤＲＡＭに関連する素子を形成する部分および標識
部を形成する部分は埋め込み酸化膜４０２および上層シ
リコン層４０３を選択的に除去して形成された開口部内
で選択的にエピタキシャル成長を行ってシリコン単結晶
層を形成している。例えば図１１の正面に見えるＤＲＡ
Ｍ周辺回路を形成する領域４０４、ウェル電位取り出し
部４０５、ＤＲＡＭメモリマクロセル４０６、主にアナ
ログ素子からなる入出力部４０７、標識部４０８はすべ
て同一面積の開口部内のエピタキシャル成長層に形成さ
れている。
【００５６】この実施の形態では、面積を同一にするこ
とで得られる段差のないエピタキシャル層に素子形成が
行われることによる歩留まり向上と、エピタキシャル層
に標識部を形成したことによる塵埃発生の低下およびこ
れに伴う歩留まり向上を達成することができる。
とで得られる段差のないエピタキシャル層に素子形成が
行われることによる歩留まり向上と、エピタキシャル層
に標識部を形成したことによる塵埃発生の低下およびこ
れに伴う歩留まり向上を達成することができる。
【００５７】以上の各実施の形態において、選択的に形
成されるエピタキシャル層に形成される回路や素子の種
類は例示したもの以外のあらゆる回路や素子に適用する
ことができる。
成されるエピタキシャル層に形成される回路や素子の種
類は例示したもの以外のあらゆる回路や素子に適用する
ことができる。
【００５８】
【発明の効果】以上のように、本発明によれば、ＳＯＩ
基板の埋め込み絶縁膜と上層半導体層を選択的に除去し
た開口部に素子形成をする場合、各開口部の面積をほぼ
等しくすることにより段差の発生を防止し、歩留まりを
向上させることができる。
基板の埋め込み絶縁膜と上層半導体層を選択的に除去し
た開口部に素子形成をする場合、各開口部の面積をほぼ
等しくすることにより段差の発生を防止し、歩留まりを
向上させることができる。
【００５９】また、ＳＯＩ基板に対して形成される識別
番号等の標識を埋め込み絶縁膜と上層半導体層を選択的
に除去した開口部内で露出した半導体基板表面、あるい
はこの開口部内に形成されたエピタキシャル成長膜に対
して形成することにより、条件をバルクウェーハの場合
と同じにでき、塵埃の発生を抑えて歩留まりを向上させ
ることができる。
番号等の標識を埋め込み絶縁膜と上層半導体層を選択的
に除去した開口部内で露出した半導体基板表面、あるい
はこの開口部内に形成されたエピタキシャル成長膜に対
して形成することにより、条件をバルクウェーハの場合
と同じにでき、塵埃の発生を抑えて歩留まりを向上させ
ることができる。
【００６０】この標識が形成されるエビタキシャル成長
膜と素子が形成されるエビタキシャル成長膜とでその開
口部の面積をほぼ等しくすることにより、段差と塵埃の
発生を抑えて歩留まりを向上させることができる。
膜と素子が形成されるエビタキシャル成長膜とでその開
口部の面積をほぼ等しくすることにより、段差と塵埃の
発生を抑えて歩留まりを向上させることができる。
【図１】本発明による半導体装置の第１の実施の形態を
説明する一部断面斜視図である。
説明する一部断面斜視図である。
【図２】開口部の面積を等しくすることの効果を説明す
る工程別断面図である。
る工程別断面図である。
【図３】ウェーハ状態のＳＯＩ基板に識別番号を刻印す
る箇所を示す平面図である。
る箇所を示す平面図である。
【図４】図３における識別番号刻印箇所のＡ−Ａ’線に
沿った断面図である。
沿った断面図である。
【図５】本発明による識別番号刻印の結果を示す説明図
である。
である。
【図６】ウェーハとチップとの関係を示す平面図であ
る。
る。
【図７】図６に示すウェーハ内の一つのチップＸの拡大
図である。
図である。
【図８】図７におけるＢ−Ｂ’断面図である。
【図９】本発明のさらに他の実施の形態を示す平面図で
ある。
ある。
【図１０】図９における標識部のＣ−Ｃ’断面図であ
る。
る。
【図１１】図９に示す実施の形態を発展させたさらに他
の実施の形態を説明する平面図である。
の実施の形態を説明する平面図である。
【図１２】ＳＯＩ基板を用いた半導体装置の一例を示す
素子断面図である。
素子断面図である。
【図１３】部分的にバルク構造を有する従来のＳＯＩ基
板の部分断面斜視図である。
板の部分断面斜視図である。
【図１４】従来のＳＯＩ基板における番号刻印の問題点
を示す説明図である。
を示す説明図である。
【図１５】メモリ素子を形成する領域を複数設けた場合
の従来の製造工程とその問題点を示す工程別断面図であ
る。
の従来の製造工程とその問題点を示す工程別断面図であ
る。
１、２１、１０１、２０１、３０１、４０１ シリコン
支持基板 ２、２２、１０２、２０２、３０２、４０２ 埋め込み
絶縁膜（ＢＯＸ層） ３、２３、１０３、２０３、３０３、４０３ 活性シリ
コン層（ＳＯＩ層） ４ 酸化膜絶縁層 ５ ゲート酸化膜 ６ ゲート電極 ７ 側壁絶縁膜 ８、１１ シリサイド膜 ９ 浅いソース／ドレイン領域 １０ ソース／ドレイン領域 １２ 層間絶縁膜 １３ タングステン膜 １４ 電極 ２０、２４、２０４ 絶縁膜 ２４、２５、２６、２０５、３０４ エピタキシャル成
長層 ３１ ＬＳＩ部 ３２ ダイシングライン ３３，３４、４０８ 標識部 １０４、４０４ 回路形成領域 １０５、４０５ 引き出し領域 １０６、４０６ メモリマクロセル １０７、４０７ Ｉ／Ｏ部 １０８ ＥＳＤ部
支持基板 ２、２２、１０２、２０２、３０２、４０２ 埋め込み
絶縁膜（ＢＯＸ層） ３、２３、１０３、２０３、３０３、４０３ 活性シリ
コン層（ＳＯＩ層） ４ 酸化膜絶縁層 ５ ゲート酸化膜 ６ ゲート電極 ７ 側壁絶縁膜 ８、１１ シリサイド膜 ９ 浅いソース／ドレイン領域 １０ ソース／ドレイン領域 １２ 層間絶縁膜 １３ タングステン膜 １４ 電極 ２０、２４、２０４ 絶縁膜 ２４、２５、２６、２０５、３０４ エピタキシャル成
長層 ３１ ＬＳＩ部 ３２ ダイシングライン ３３，３４、４０８ 標識部 １０４、４０４ 回路形成領域 １０５、４０５ 引き出し領域 １０６、４０６ メモリマクロセル １０７、４０７ Ｉ／Ｏ部 １０８ ＥＳＤ部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/11 Ｈ０１Ｌ 27/10 ６０１ 27/10 ４８１ ６８１Ｆ 27/108 29/78 ６１３Ｂ 21/8242 ６２７Ｃ 29/786 21/336 (72)発明者 南 良 博 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 勝 又 康 弘 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F032 AA82 BA05 CA17 DA12 DA16 5F038 DF05 DF11 EZ06 EZ13 EZ14 EZ20 5F083 AD00 BS00 HA02 LA03 LA07 PR25 PR42 PR52 ZA12 5F110 AA16 AA26 BB06 BB07 CC02 DD05 DD13 DD21 EE05 EE14 EE31 FF02 GG02 GG12 HK05 HL26 HM15 NN02 NN62 NN74
Claims (9)
- 【請求項１】半導体基板と、 この半導体基板上に形成された絶縁膜と、 この絶縁膜上に形成された第１の半導体層と、 前記第１の半導体層と前記絶縁膜を貫通して前記半導体
基板に達する複数個の開口部と、 これら開口部内に選択的成長によって充填され、前記半
導体基板に接続された第２の半導体層とを備え、 前記複数個の開口部の面積がほぼ等しいことを特徴とす
る半導体装置。 - 【請求項２】前記複数個の開口部の面積は、最大のもの
と最小のものとの差が最小のものの面積に対し、１０％
以内に収まっていることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】前記第２の半導体層にはＤＲＡＭセル、Ｄ
ＲＡＭマクロ、ＤＲＡＭセンスアンプ、ＳＲＡＭセンス
アンプ、アナログ回路用トランジスタ、Ｉ／Ｏ用トラン
ジスタの少なくともいずれかが形成されたことを特徴と
する請求項１または２に記載の半導体装置。 - 【請求項４】前記複数個の開口部に充填された前記第２
の半導体層が前記半導体基板に形成された拡散層と接続
され、前記開口部の少なくとも一つが前記拡散層の電位
取り出し用に用いられていることを特徴とする請求項１
ないし３のいずれかに記載の半導体装置。 - 【請求項５】半導体基板と、 この半導体基板上に形成された絶縁膜と、 この絶縁膜上に形成された第１の半導体層と、 前記第１の半導体層と前記絶縁膜を貫通して前記半導体
基板に達する開口部とを備え、 この開口部内に露出した前記半導体基板表面に標識部が
形成されたことを特徴とする半導体装置。 - 【請求項６】半導体基板と、 この半導体基板上に形成された絶縁膜と、 この絶縁膜上に形成された第１の半導体層と、 前記第１の半導体層と前記絶縁膜を貫通して前記半導体
基板に達する開口部と、 この開口部内に選択的成長によって充填され、前記半導
体基板に接続された第２の半導体層とを備え、 前記開口部内の第２の半導体層の表面に標識部が形成さ
れたことを特徴とする半導体装置。 - 【請求項７】前記標識部は、認識用の番号、マスク合わ
せ用のマーク、品質管理用データ取得パターンの少なく
ともいずれか一つであることを特徴とする請求項５また
は６に記載の半導体装置。 - 【請求項８】半導体基板と、 この半導体基板上に形成された絶縁膜と、 この絶縁膜上に形成された第１の半導体層と、 前記第１の半導体層と前記絶縁膜を貫通して前記半導体
基板に達する複数個の開口部と、 これら開口部内に選択的成長によって充填され、前記半
導体基板に接続された第２の半導体層とを備え、 前記複数個の開口部の一部の第２の半導体層の表面に標
識部が形成され、残部の開口部の第２の半導体層の表面
にＤＲＡＭセル、ＤＲＡＭマクロ、ＤＲＡＭセンスアン
プ、ＳＲＡＭセンスアンプ、アナログ回路用トランジス
タ、Ｉ／Ｏ用トランジスタの少なくともいずれかが形成
され、 前記複数個の開口部の面積がほぼ等しいことを特徴とす
る半導体装置。 - 【請求項９】前記複数個の開口部の面積は最大のものと
最小のものとの差が最小のものの面積に対し、１０％以
内に収まっていることを特徴とする請求項８に記載の半
導体装置。
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