JP2001044285A

JP2001044285A - 半導体集積回路のテスト素子パターンのレイアウト方法

Info

Publication number: JP2001044285A
Application number: JP11215623A
Authority: JP
Inventors: Naoki Kasai; 直記笠井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-07-29
Filing date: 1999-07-29
Publication date: 2001-02-16
Anticipated expiration: 2019-07-29
Also published as: JP3322345B2

Abstract

(57)【要約】【課題】本チップ及びテストチップを有する半導体ウ
エハのテストチップに、テスト素子の測定に影響を与え
ないで本チップの半導体素子と特性が揃ったテスト素子
を形成する。【解決手段】テスト素子パターン１０４ｍを有するＣ
ＡＤデータＤ３から、テスト素子領域のパターン１０４
ｍを素子分離幅だけ拡大してテストチップ上に禁止領域
４０４ｍを形成する。メモリセルの本チップのパターン
２０４ｍから、禁止領域４０４ｍ内にあるパターンを除
き、本チップ修正パターン（Ｄ７）とし、データＤ３と
データＤ７とを合成して、テストチップのためのパター
ンデータＤ８とする。これによって、テストチップのパ
ターン密度を本チップのパターン密度と同等にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
テスト素子パターンのレイアウト方法に関し、特に、半
導体ウェハ上に本チップと同時に形成されるテストチッ
プ中にテスト素子パターンをレイアウトする方法に関す
る。

【０００２】

【従来の技術】半導体集積回路装置では、基板上に集積
化される半導体素子の数が年々増加している。例えば、
半導体基板上に形成されるメモリの記憶容量（ビット
数）は、おおよそ３年で４倍程度に向上してきた。この
ような記憶容量の大幅な向上は、主として、半導体素子
の各寸法が、微細加工技術の進歩によって、おおよそ３
年毎に０．７倍に縮小されたことに起因している。この
ような急速な寸法の減少を伴う集積回路チップの製造に
おいては、製品として出荷される本チップと、本チップ
において用いられている半導体素子の性能を検査するた
めのテストチップとを半導体ウェハー上に同時に形成す
ることが一般的である。

【０００３】図８は、本チップとテストチップとを１つ
の半導体ウエハ上に搭載した一般的な例を示している。
同図（ａ）に示すように、ウェハー１１上には、多数の
本チップ１２と、少数のテストチップ１３とが配置され
る。テストチップ１３は、同図（ｂ）に示すように、本
チップに形成される多数種類の半導体素子を夫々模擬す
る各テスト素子１４から構成される。

【０００４】図９は、図８のテスト素子の一例を示すも
ので、本チップで用いられている２種類のＭＯＳＦＥＴ
の特性を評価するために、２つのテスト素子が形成され
ている。テスト素子Ａ（１４Ａ）は、本チップのｐチャ
ネルＭＯＳＦＥＴを模擬するｐチャネルＭＯＳＦＥＴと
して形成され、テスト素子Ｂ（１４Ｂ）は、本チップの
ｎチャネルＭＯＳＦＥＴを模擬するｎチャネルＭＯＳＦ
ＥＴとして形成される。ＭＯＳＦＥＴテスト素子の特性
を測定するためには、図９に示すように、ゲート、ドレ
イン、ソース、基板の４端子のためのプローブパッド１
５が必要である。プローブパッド１５は、例えば第１層
のメタル配線として形成され、通常５０×５０μｍ²〜
１２０×１２０μｍ²程度の大きさで、相互の間隔が５
０〜１００μｍである。

【０００５】図１０（ａ）及び（ｂ）は夫々、プローブ
パッドを含むメタル配線層を除いてテスト素子１４Ａの
構造を例示する平面図、及び、そのＡ−Ａ断面図であ
る。テスト素子自体の大きさは、本チップの半導体素子
の大きさと同じであり、２０×２０μｍ²以下が一般的
である。

【０００６】つまり、プローブパッド１５は、テスト素
子自体のサイズに比して極めて大きく、従って、ＭＯＳ
ＦＥＴを測定するためのテストチップ１３の大きさは、
実質的にプローブパッドの数と大きさとによって決ま
る。このため、メタル配線層以外のテスト素子の相互間
では、２００〜４００μｍ程度の間隔が空いており、テ
スト素子ではパターン密度が本チップに比して極めて小
さい。

【０００７】ここで、一般的な本チップのレイアウト及
び構造について説明する。図１１は、２５６ＭＤＲＡＭ
として構成した半導体集積回路装置を例とする本チップ
の平面図である。また、図１２は、図１１のＤＲＡＭの
アレイ領域の平面図である。ＤＲＡＭは、４つのアレイ
領域１７と、それらの間に配設される周辺回路領域１６
とからなる。アレイ領域１７は、図１２に示すように、
メモリセルアレイ領域１８、ワードドライバアレイ領域
１９、及び、センスアンプアレイ領域２０からなる。通
常のＤＲＡＭでは、メモリセルアレイ領域１８が、本チ
ップ１２の面積の５０〜７０％を占める。

【０００８】図１３（ａ）は、メモリセルアレイ領域１
８の一部詳細平面であり、同図（ｂ）はその断面構造図
である。メモリセルアレイ領域１８では、最も微細な設
計ルールを用いて各層パターンが密にレイアウトされて
いる。

【０００９】

【発明が解決しようとする課題】上記従来の本チップ１
２とテストチップ１３との間では、本チップ１２に用い
られる半導体素子であるＭＯＳＦＥＴと、テストチップ
１３に形成されるテスト素子であるＭＯＳＦＥＴとの間
でトランジスタ特性が異なるため、テストチップによる
有効な特性の測定が困難という問題がある。

【００１０】特性が異なる第１の理由は、図１０（ａ）
に示したように、テストチップでは、ゲート電極の凹み
１５１によってＭＯＳＦＥＴのゲート長がチャネル領域
において一定にならないことである。ゲート電極の凹み
１５１が生じる原因は、図１０（ｂ）に示すように、ト
レンチ分離方法で形成された素子分離絶縁膜１０５の形
状に起因する。つまり、基板表面の高さよりも素子分離
絶縁膜１０５の高さが低くなる素子分離絶縁膜の凹み１
５２によって、基板面と素子分離絶縁膜１０５との間で
段差が生じる。この段差によって、ゲート電極１０７を
形成するためのレジスト膜厚が段差近傍で変化し、レジ
ストパターンの寸法を変化させるものである。

【００１１】素子分離絶縁膜の凹み１５２が生じる理由
は、その製造方法とパターン密度とに由来する。ＤＲＡ
Ｍの製造工程では、まず、ｐ型シリコン基板１０１上の
素子領域１０４にシリコン窒化膜からなるマスクを形成
し、マスクのない領域のｐ型シリコン基板１０１をエッ
チングして溝を形成する。溝が埋め込まれるようにシリ
コン酸化膜を堆積した後に、マスクの部分を化学的機械
的研磨（ＣＭＰ）法によって削り取る工程がある。この
際に、素子領域が小さく、且つ、隣の素子領域との間で
間隔が大きなテスト素子の場合には、溝に埋め込まれた
シリコン酸化膜が過剰に削り取られるからである。

【００１２】特性が異なる第２の理由は、テスト素子１
４Ｂにおける周辺ｎ型拡散層と第１層メタル配線とを接
続する周辺コンタクト１１８のコンタクト抵抗と、本チ
ップ１２におけるセルｎ型拡散層２０８と第１層メタル
配線２１９とを接続するビットコンタクト１１８のコン
タクト抵抗とが異なることである。測定されるＭＯＳＦ
ＥＴの特性は、チャネル抵抗と、これに直列に接続され
た寄生抵抗とを含めたものである。コンタクト抵抗は、
寄生抵抗の一部であるため、その値が異なると測定され
るＭＯＳＦＥＴ特性が異なる。コンタクト抵抗が異なる
原因は、メモリセル領域には、キャパシタとなる容量下
部電極２１３と容量上部電極２１５とが存在するのに対
して、テスト素子では対応するキャパシタがないため
に、周辺コンタクト１１８の深さとビットコンタクトの
深さとが異なることに起因する。ここで、テストチップ
では、ゲート電極のパターン密度が小さいために、コン
タクトが浅くなっている。

【００１３】本発明は、上記従来技術における、本チッ
プとテストチップとで半導体素子の特性が異なる問題点
を解決するためになされたものであり、本チップとテス
トチップとの間で半導体素子の特性の差を小さくし、も
って、テストチップによって有効なテストが実施可能と
なる、半導体集積回路のテスト素子パターンのレイアウ
ト方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明の集積回路のテスト素子パターンのレイアウ
ト方法は、本チップの半導体素子を模擬するテスト素子
をテストチップ内にレイアウトする、半導体集積回路の
テスト素子パターンのレイアウト方法において、テスト
チップ内にダミーパターン禁止領域を形成し、本チップ
の所望のパターンから前記ダミーパターン禁止領域に対
応する領域中のパターンを除去してダミーパターンを形
成し、該ダミーパターンとテスト素子パターンとを合成
するステップを有することを特徴とする。

【００１５】ここで、前記ダミーパターン禁止領域は、
模擬する本チップのパターンと同層のテスト素子パター
ンに基づいて形成すること、模擬する本チップのパター
ンと同層のテスト素子パターン及び他の層のテスト素子
パターンとに基づいて形成すること、或いは、模擬する
本チップのパターンと異なる層のテスト素子パターンに
基づいて形成することの何れでもよい。この場合、前記
ダミーパターン禁止領域は、前記テスト素子パターンを
構成する要素パターンに基づいて定めることが好まし
い。

【００１６】また、前記要素パターンは、前記ダミーパ
ターンと同一のリソグラフィー工程によって形成される
層に基づいて定められること、前記ダミーパターンと異
なるリソグラフィー工程によって形成される層に基づい
て定められること、或いは、前記ダミーパターンと同一
のリソグラフィー工程によって形成される層および異な
るリソグラフィー工程によって形成される層を合成した
層に基づいて定められることの何れでもよい。

【００１７】本発明の半導体集積回路のテスト素子パタ
ーンのレイアウト方法によれば、テスト素子パターンの
周囲に、テスト素子パターンの特性測定に影響を与える
ことなく、ダミーパターンを配置させることができ、パ
ターン密度の相違に起因する半導体素子とテスト素子と
の間で生ずる特性の相違を小さくすることが出来る。

【００１８】本発明者は、本チップに用いられる半導体
素子とテストチップに形成されるテスト素子との間で特
性が異なるという問題は、本チップとテスト素子との間
におけるパターン密度の違いと、存在するパターン層の
数の違いとに起因することに鑑み、テスト素子のパター
ン密度を本チップのパターン密度と同等にすること、及
び、その際における、テスト素子の特性測定に影響を与
えることなくダミーパターンを配置する手法に想到し、
本発明を完成させるに至ったものである。

【００１９】特開平７−３３５８４４号公報には、テス
トパターンの周囲に本チップのパターンと同様なダミー
パターンを配置した半導体装置が記載されているが、同
公報には、テストパターンの周囲にダミーパターンを形
成するための具体的な手法は記載されていない。

【００２０】本発明の半導体集積回路のテスト素子パタ
ーンのレイアウト方法では、テストチップのＣＡＤデー
タに本チップのＣＡＤデータの一部を合成して、テスト
チップの各パターンを形成する。一部としたのは、単純
にテストチップのデータと本チップのデータとを合成す
ると不具合が起こるためである。このような不具合が生
じないように、テスト素子の測定に影響しない領域の本
チップのデータのみを加え、テストチップと本チップの
各層のパターン密度を同程度にする。これによって、本
チップとテストチップとの間で生ずる特性の差異を小さ
くするものである。

【００２１】

【発明の実施の形態】図１は、本発明に係る半導体集積
回路のテスト素子パターンのレイアウト方法を実施す
る、テストチップのＣＡＤデータを作る手順を示したフ
ローチャートである。半導体集積回路は、素子領域、ゲ
ート電極、コンタクト、配線などの多数のパターン層の
組み合わせによって形成されている。図１は、その多数
のパターン層のうちの或るＡ層について示した。

【００２２】まず、処理前のテストチップの設計ＣＡＤ
データを構成する全てのパターン層のデータ（テストチ
ップデータ）Ｄ１を用意する。同様に、本チップの設計
ＣＡＤデータを構成する全てのパターン層のデータ（本
チップデータ）Ｄ２を用意する。１つのパターン層Ａに
着目し、テストチップデータＤ１からパターン層Ａの形
成に必要なデータ層を抽出し（ステップＳ１）、これを
パターン層ＡのＣＡＤデータＤ３とする。更に、パター
ン層Ａの特性測定に影響を与えないためのパターン禁止
領域の形成に必要なデータ層を抽出する（ステップＳ
２）。この場合に、パターン層Ａのためのデータ層ばか
りでなく、必要に応じて他のパターン層のためのデータ
層も抽出し、パターン層Ａのための禁止領域形成用デー
タＤ４とする。このデータＤ４から、テストチップＡ層
の禁止領域を形成し、禁止領域ＣＡＤデータＤ５とす
る。

【００２３】別に、本チップにおけるパターン層Ａのた
めの各データ層を抽出し（ステップＳ４）、本チップの
パターン層ＡのＣＡＤデータＤ６とする。テストチップ
のためのパターン層Ａの禁止領域データＤ５と、本チッ
プのパターン層ＡのＣＡＤデータＤ６とから、本チップ
のパターン層Ａのパターンの内で、禁止領域内に含まれ
るデータを全て削除する（ステップＳ５）ことによっ
て、本チップのパターン層Ａの禁止領域データを削除し
た本チップ修正データ（ダミーパターンデータ）Ｄ７を
作成する。このデータＤ７と、先に作成したテストチッ
プのＣＡＤデータＤ３とを合成し（ステップＳ６）、テ
ストチップのパターン層ＡのＣＡＤデータＤ８を得る。

【００２４】上記構成では、テスト素子の測定に対して
影響を与えないように、テスト素子のパターン層Ａの禁
止領域データＤ５を作成している。本チップのパターン
データＤ６から、この禁止領域に含まれるデータ部分を
削除した本チップ修正データＤ７を作成する。テストチ
ップのＣＡＤデータＤ３と本チップ修正データＤ７とを
合成することによって、本発明によるテストチップのＡ
層のデータＤ８を形成している。以下、具体的な例を挙
げて本発明を更に詳細に説明する。

【００２５】具体的な例としては、図８〜図１３を参照
して従来技術で説明したＤＲＡＭに本発明を適用した場
合について説明する。つまり、図８（ａ）に示したウエ
ハに本発明を適用し、テストチップには、図９に示した
ｐチャネルＭＯＳＦＥＴテスト素子１４Ａ、及び、ｎチ
ャネルＭＯＳＦＥＴテスト素子１４Ｂを形成する例につ
いて説明する。

【００２６】図２（ａ）〜（ｅ）は夫々、パターン層Ａ
として素子領域を選んだ際のテストチップ形成のために
使用されるパターンデータを示している。一般に、素子
領域は、集積回路を形成する工程においてイオン注入工
程を除けば最初の工程である。従って、禁止領域の形成
には、同層である、テスト素子の素子領域パターンのみ
を用いる。同図（ａ）は、テスト素子の素子領域のパタ
ーン１０４ｍを有するパターンデータＤ３である。素子
領域は最初の工程であることから、パターン禁止領域の
データＤ５（同図（ｂ））は、このテスト素子の素子領
域パターン１０４ｍを拡大し、素子領域ダミーパターン
禁止領域４０４ｍを形成することで得られる。このよう
なパターンの拡大は、ＣＡＤツールを用いることによっ
て、容易に行なうことができる。拡大する大きさは、そ
の半導体集積回路を設計する際のルールにおいて、最小
素子分離幅以上の値を選択する。例えば、２５６ＭＤＲ
ＡＭでは、０．３μｍ程度となる。

【００２７】次いで、図２（ｃ）に示した本チップのＣ
ＡＤデータＤ６におけるメモリセルのパターン２０４ｍ
から、データＤ５の素子領域ダミーパターン禁止領域４
０４ｍ内にあるパターンを削除すると、同図（ｄ）に示
した本チップ修正データＤ７となる。この削除もＣＡＤ
ツールを用いれば、容易に行なうことができる。その
後、同図（ａ）に示すテスト素子のパターンデータＤ３
と、同図（ｄ）の本チップ修正パターンデータＤ７の双
方のパターンを合成することで、同図（ｅ）に示したテ
スト素子の素子領域パターンのためのＣＡＤデータＤ８
が得られる。このＣＡＤデータＤ８に示されたパターン
によって製造されたレチクルを用いて、ウェハー上にお
けるテストチップの素子領域パターンの形成を行なうこ
とにより、図３（ａ）及び（ｂ）に示した素子領域パタ
ーンが得られる。図３（ａ）は、テスト素子１４Ａの平
面図を示し、図３（ｂ）は、同図（ａ）のＡ−Ａ断面に
おけるテスト素子１４Ａ及び１４Ｂの断面図を示してい
る。図３に示した素子領域パターンでは、従来の素子領
域の形成で生じたようなｐ型基板１０１と素子分離絶縁
膜１０５との間の段差は生じない。

【００２８】図４は、素子領域形成後に行われるゲート
電極の形成工程についての、図２と同様なＣＡＤデータ
を示している。同図（ａ）は、テスト素子のゲート電極
パターン１０７ｍを有するＣＡＤデータＤ３を示す。同
図（ｂ）は、ダミーパターン禁止領域のデータＤ５をそ
の形成方法と共に示している。ゲート電極の形成は、素
子領域形成工程に続く工程であることから、テスト素子
の素子領域パターン１０４ｍと、ゲート電極パターン１
０７ｍとを用い、これらを先の例のように拡大して禁止
領域４０７のためのデータＤ５を形成する。ゲート電極
パターン１０７ｍだけでなく素子領域パターン１０４ｍ
を用いる理由は、素子領域と第１層メタル配線とを接続
するコンタクトを考慮したためである。つまり、ゲート
電極ダミーパターン禁止領域のデータＤ５では、素子領
域のデータＤ３のテスト素子パターン１０４ｍ及びゲー
ト電極のテスト素子パターン１０７ｍとを最小素子分離
幅だけ拡大して禁止領域４０７ｍとしてある。

【００２９】次いで、図４（ｃ）に示した本チップのＣ
ＡＤデータＤ６におけるゲート電極パターン２０７ｍか
ら、データＤ５のゲート電極ダミーパターン禁止領域４
０７ｍにあるパターンを削除すると、同図（ｄ）に示し
た本チップ修正データＤ７Ａとなる。ここで、同図
（ｄ）に示すように、本チップのゲート電極パターン２
０７ｍから禁止領域のデータを削除した際に、最小設計
寸法以下のゲート電極パターン２０７ｍが発生する場合
には、同図（ｅ）に示すように、この最小設計寸法以下
のパターンも併せて削除することで、本チップ修正デー
タＤ７Ｂを得る。最小設計寸法以下のパターンを残して
おくと、レチクルを作成することが困難になり、又、仮
にレチクルが作成できた場合でも、ウェハー上に極めて
細いパターンが形成されるために、パターン剥がれによ
るゴミの原因となるからである。この結果、テストチッ
プのゲート電極パターンの密度も本チップと同程度とな
る。

【００３０】その後、同図（ａ）に示すテスト素子のＣ
ＡＤデータＤ３と、同図（ｅ）の本チップ修正データＤ
７Ｂの双方のパターンを合成することで、同図（ｆ）に
示したテスト素子のゲート電極パターンのＣＡＤデータ
Ｄ８が得られる。このＣＡＤデータＤ８に示されたパタ
ーンを有するレチクルを用いて、ウェハー上におけるゲ
ート電極パターンの形成を行なうことにより、図５
（ａ）及び（ｂ）に示すように、テスト素子中に、素子
領域パターン上に形成されたゲート電極パターン１０７
が得られる。

【００３１】図６は、テストチップのコンタクトのレイ
アウト工程についての、図４と同様なＣＡＤデータを示
している。コンタクトは、図１３（ｂ）に示すように、
その上層の第１層のメタル配線２１９と素子領域の拡散
層とを接続するメモリセルのビットコンタクト２１７の
ためのテスト素子として形成されるものである。図６
（ａ）は、テストチップのコンタクトパターンのＣＡＤ
データＤ３である。テスト素子のコンタクトパターンの
形成には、図６（ｂ）に示す、テストチップの第１層メ
タル配線パターンのためのテスト素子パターン１１９ｍ
を有するＣＡＤデータＤ３’を用いて禁止領域データを
作成する。つまり、同図（ｃ）に示すように、第１層メ
タル配線のためのテスト素子パターン１１９ｍを、先の
例と同様に拡大して、第１層メタル配線ダミーパターン
の禁止領域４１９ｍを有するＣＡＤデータＤ５とする。
本チップのコンタクトパターン２１７を有するデータＤ
６（同図（ｄ））から、データＤ５の禁止領域４１９ｍ
に少しでも重なる本チップのビットコンタクトを除去
し、本チップ修正ＣＡＤデータＤ７（同図（ｅ））を得
る。次いで、テスト素子のパターンデータＤ３と、本チ
ップ修正ＣＡＤデータＤ７とから、テスト素子のパター
ンのＣＡＤデータＤ８が得られる（同図（ｆ））。得ら
れたＣＡＤデータＤ８から、図７（ａ）及び（ｂ）に示
すテスト素子パターンが形成される。

【００３２】上記テストチップのコンタクトパターンの
形成の際に、第１層メタル配線１１９ｍによって得られ
た禁止領域の部分で本チップのコンタクトを削除しない
と、テストチップにおいて、第１層メタル配線が、本来
接続してはならない素子領域とコンタクトを介して接続
される場合が生じる。

【００３３】上記実施形態例の方法によれば、テストチ
ップにおけるパターン密度が、本チップのパターン密度
と同程度になることから、例えば図５（ｂ）に示すよう
に、素子分離絶縁膜の凹みが生じることがなく、素子分
離絶縁膜の膜厚が一定となる。その結果、素子分離領域
を形成した後においても、平坦な基板表面が得られ、こ
の平坦な基板表面によって、ゲート電極パターンの形成
においてゲート電極の凹みが生じない。

【００３４】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体集積回路のテスト素
子パターンのレイアウト方法は、上記実施形態例の構成
にのみ限定されるものではなく、上記実施形態例の構成
から種々の修正及び変更を施したものも、本発明の範囲
に含まれる。

【００３５】

【発明の効果】以上、説明したように、本発明の半導体
集積回路のテスト素子パターンのレイアウト方法による
と、テストチップにダミーパターンを形成する際に、テ
ストチップ内にダミーパターン禁止領域を形成し、本チ
ップの所望のパターンからダミーパターン禁止領域内に
含まれるパターンを除いてダミーパターンを形成し、該
ダミーパターンとテスト素子パターンとを合成する手法
を採用したので、テスト素子の特性測定に影響を与える
ことなく、テストチップと本チップとの間のパターン密
度を同程度にすることができ、テスト素子による有効な
特性測定を可能にする効果がある。

【図面の簡単な説明】

【図１】本発明の一実施形態例の半導体集積回路のテス
ト素子パターンのレイアウト方法のフローチャート。

【図２】（ａ）〜（ｅ）は夫々、図１の方法によって素
子領域のテスト素子パターンを形成する際に使用されパ
ターンデータ。

【図３】（ａ）及び（ｂ）は夫々、図２で得られたテス
ト素子パターンデータによって実際に形成される素子領
域パターン。

【図４】（ａ）〜（ｆ）は夫々、図１の方法によってゲ
ート電極のテスト素子パターンを形成する際に使用され
るパターンデータ。

【図５】（ａ）及び（ｂ）は夫々、図４で得られたテス
ト素子パターンデータによって実際に形成されるゲート
電極パターン。

【図６】（ａ）〜（ｆ）は夫々、図１の方法によってコ
ンタクトのテスト素子パターンを形成する際に使用され
るパターンデータ。

【図７】（ａ）及び（ｂ）は夫々、図６で得られたテス
ト素子パターンデータによって実際に形成されるコンタ
クトパターン。

【図８】（ａ）及び（ｂ）は夫々、本チップ及びテスト
チップを有する一般的な半導体ウエハの平面図、及び、
テストチップの平面図。

【図９】テストチップに形成されるテスト素子の例を示
す平面図。

【図１０】（ａ）及び（ｂ）は夫々、テスト素子の詳細
平面図、及び、その断面図。

【図１１】一般的なＤＲＡＭにおける本チップの平面
図。

【図１２】図１１のＤＲＡＭのアレイ領域の平面図。

【図１３】（ａ）及び（ｂ）は夫々、図１２のメモリセ
ルアレイの詳細平面図、及び、その断面図。

【符号の説明】

１１：ウエハ１２：本チップ１３：テストチップ１４：テスト素子１５：プローブパッド１６：周辺回路領域１７：アレイ領域１８：メモリセルアレイ領域１９：ワードドライバアレイ領域２０：センスアンプアレイ領域１０１：ｐ型シリコン基板１０２：ｐウエル１０３：ｎウエル１０４：素子領域１０４ｍ：テスト素子の素子領域パターン１０５：素子分離絶縁膜１０６：ゲート酸化膜１０７：ゲート電極１０７ｍ：テスト素子のゲート電極パターン１１８：周辺コンタクト１１８ｍ：テスト素子の周辺コンタクトパターン１１９：第１層メタル配線１１９ｍ：テスト素子の第１層メタル配線パターン１５１：ゲート電極の凹み１５２：素子分離領域の凹み２０１：ｐ型シリコン基板２０２：ｐウエル２０４：素子領域２０４ｍ：メモリセルの素子領域パターン２０５：素子分離絶縁膜２０６：ゲート酸化膜２０７：ゲート電極２０７ｍ：メモリセル領域のゲート電極パターン２０８：セルｎ型拡散層２１１：第１層間絶縁膜２１２：容量コンタクト２１３：容量下部電極２１４：容量絶縁膜２１５：容量上部電極２１６：第２層間絶縁膜２１７：ビットコンタクト２１７ｍ：メモリセルのビットコンタクトパターン２１９：第１層メタル配線（ビット線）３０７：ダミーゲート電極３１２：ダミー容量コンタクト３１３：ダミー容量下部電極３１４：ダミー容量絶縁膜３１５：ダミー容量上部電極４０４ｍ：素子領域ダミーパターンの禁止領域４０４ｍ：ゲート電極ダミーパターンの禁止領域４０７：禁止領域４０７ｍ：ゲート電極ダミーパターンの禁止領域４１９ｍ：第１層メタル配線ダミーパターンの禁止領域

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/088 27/108 21/8242

Claims

【特許請求の範囲】

【請求項１】本チップの半導体素子を模擬するテスト
素子をテストチップ内にレイアウトする、半導体集積回
路のテスト素子パターンのレイアウト方法において、テストチップ内にダミーパターン禁止領域を形成し、本
チップの所望のパターンから前記ダミーパターン禁止領
域に対応する領域中のパターンを除去してダミーパター
ンを形成し、該ダミーパターンとテスト素子パターンと
を合成するステップを有することを特徴とする、半導体
集積回路のテスト素子パターンのレイアウト方法。
【請求項２】前記ダミーパターン禁止領域は、模擬す
る本チップのパターンと同層のテスト素子パターンに基
づいて形成することを特徴とする、請求項１に記載の半
導体集積回路のテスト素子パターンのレイアウト方法。
【請求項３】前記ダミーパターン禁止領域は、模擬す
る本チップのパターンと同層のテスト素子パターン及び
他の層のテスト素子パターンとに基づいて形成すること
を特徴とする、請求項１に記載の半導体集積回路のテス
ト素子パターンのレイアウト方法。
【請求項４】前記ダミーパターン禁止領域は、模擬す
る本チップのパターンと異なる層のテスト素子パターン
に基づいて形成することを特徴とする、請求項１に記載
の半導体集積回路のテスト素子パターンのレイアウト方
法。
【請求項５】前記ダミーパターン禁止領域は、前記テ
スト素子パターンを構成する要素パターンに基づいて定
めることを特徴とする、請求項２〜４の何れかに記載の
半導体集積回路のテスト素子パターンのレイアウト方
法。
【請求項６】前記要素パターンは、前記ダミーパター
ンと同一のリソグラフィー工程によって形成される層に
基づいて定められることを特徴とする、請求項５に記載
の半導体集積回路のテスト素子パターンのレイアウト方
法。
【請求項７】前記要素パターンは、前記ダミーパター
ンと異なるリソグラフィー工程によって形成される層に
基づいて定められることを特徴とする、請求項５に記載
の半導体集積回路のテスト素子パターンのレイアウト方
法。
【請求項８】前記要素パターンは、前記ダミーパター
ンと同一のリソグラフィー工程によって形成される層お
よび異なるリソグラフィー工程によって形成される層を
合成した層に基づいて定められることを特徴とする、請
求項５に記載の半導体集積回路のテスト素子パターンの
レイアウト方法。