JPH07130874A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

Info

Publication number
JPH07130874A
JPH07130874A JP5278149A JP27814993A JPH07130874A JP H07130874 A JPH07130874 A JP H07130874A JP 5278149 A JP5278149 A JP 5278149A JP 27814993 A JP27814993 A JP 27814993A JP H07130874 A JPH07130874 A JP H07130874A
Authority
JP
Japan
Prior art keywords
element isolation
isolation oxide
oxide film
trench
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5278149A
Other languages
English (en)
Other versions
JP2974561B2 (ja
Inventor
Hirosuke Koyama
裕亮 幸山
Akira Sudo
章 須藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP5278149A priority Critical patent/JP2974561B2/ja
Priority to KR1019940028610A priority patent/KR950015787A/ko
Priority to US08/334,396 priority patent/US5521407A/en
Priority to EP94117434A priority patent/EP0652592A3/en
Publication of JPH07130874A publication Critical patent/JPH07130874A/ja
Priority to US08/923,735 priority patent/US6015731A/en
Application granted granted Critical
Publication of JP2974561B2 publication Critical patent/JP2974561B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 (修正有) 【目的】デバイスとしてのパフォ−マンスを向上させる
とともに、製造工程における制御性を向上させ、製品の
歩留まりを向上させる。 【構成】P型シリコン基板21の表面上にビット線に平行
な複数のライン状の第1の素子分離酸化膜23を形成し、
この第1の素子分離酸化膜23の相互間且つ前記P型シリ
コン基板に、両わきが前記第1の素子分離酸化膜23に掛
かるようにトレンチを形成し、このトレンチ内にシ−ス
プレ−トキャパシタ31を形成し、前記第1の素子分離酸
化膜23の相互間且つ前記P型シリコン基板の表面上に、
前記第1の素子分離酸化膜23より厚さが薄い第2の素子
分離酸化膜40を形成している。従って、デバイスとして
のパフォ−マンスを向上できるとともに、製造工程にお
ける制御性を向上させ、製品の歩留まりを向上させるこ
とができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体記憶装置及び
その製造方法に係わり、特に高集積大容量ダイナミック
RAM(Random Access read write Memory) のパタ−ン
レイアウトに関する。
【0002】
【従来の技術】ダイナミックRAMの高集積大容量化は
3年で4倍という著しい速度で進んでいる。これに伴
い、充分なキャパシタ容量を小さい面積に集積すべくト
レンチ内部にキャパシタを形成した構造が提案されてい
る。その一例として、IEEE TRANSACTIONS ON ELECTRON
DEVICES, VOL.35,NO.8,1988,P.1257に記載されたHSP
C(Half-Vcc sheath-plate capacitor) セルを有するダ
イナミックRAMが挙げられる。
【0003】図6は、従来の半導体記憶装置を示すもの
であり、主要レイヤ−のレイアウトを示す平面図であ
る。図7乃至図9は、従来の半導体記憶装置の製造方法
を示すものである。図7は、第1の工程を示すものであ
り、図6に示す7−7線に沿った部分の第1の工程終了
後の断面図である。図8は、第1の工程を示すものであ
り、図6に示す8−8線に沿った部分の第1の工程終了
後の断面図である。図9は、第2の工程を示すものであ
り、図6に示す9−9線に沿った断面図である。
【0004】先ず、図7及び図8に示すように、P型シ
リコン基板1の表面上には図6に示す素子分離パタ−ン
2のマスクを用いてLOCOS(Local Oxidation of Si
licon)法により素子分離酸化膜3が設けられる。
【0005】すなわち、P型シリコン基板1の表面上に
は図示せぬシリコン窒化膜が設けられ、このシリコン窒
化膜は前記素子分離パタ−ン2をマスクとしてエッチン
グされる。次に、前記エッチングにより露出されたP型
シリコン基板1の表面は、熱酸化されることにより素子
分離酸化膜3が形成される。この際、この素子分離酸化
膜3における前記素子分離パタ−ン2からの変換差が、
素子分離酸化膜3のパタ−ン形状によって異なる。具体
的には、図7に示す素子分離酸化膜3の変換差ΔL1
は、図8に示す素子分離酸化膜3の変換差ΔL2 より大
きくなる。
【0006】この後、前記シリコン窒化膜は除去され、
図9に示すように、P型シリコン基板1には上記IEEE T
RANSACTIONS ON ELECTRON DEVICES に記載された方法に
よってシ−スプレ−トキャパシタ(HSPC)11が形
成される。
【0007】すなわち、前記P型シリコン基板1には図
6に示すトレンチパタ−ン4を用いて深さが3μm程度
のトレンチ5が形成される。この際、前記トレンチ5は
素子分離酸化膜3の一部を貫通している。次に、前記ト
レンチ5の側壁のみにSiO2 膜6が形成される。この
後、前記トレンチ5の底部には拡散層プレ−ト7が形成
され、トレンチ5の内にはポリシリコンがシ−ス型に加
工されたプレ−ト電極8が形成される。次に、このプレ
−ト電極8の内および上にはキャパシタ絶縁膜9が形成
される。この後、前記トレンチ5はポリシリコンにより
埋め込まれる。これにより、トレンチ5内にはストレ−
ジノ−ド電極10が形成される。このようにして、プレ
−ト電極8、キャパシタ絶縁膜9及びストレ−ジノ−ド
電極10からなるシ−スプレ−トキャパシタ11が形成
される。
【0008】この後、前記ストレ−ジノ−ド電極10の
上には選択的に酸化膜12が形成される。次に、前記P
型シリコン基板1の表面上にはゲ−ト絶縁膜13が形成
される。
【0009】次に、このゲ−ト絶縁膜13、酸化膜12
及び素子分離酸化膜3の上にはポリシリコン膜14aが
堆積され、このポリシリコン膜14aの上にはレジスト
15aが塗布される。この後、このレジスト15aが図
6に示すワ−ド線パタ−ン16をマスクとしてパタ−ニ
ングされることにより、前記ポリシリコン膜14aの上
にはレジストパタ−ン15が形成される。このレジスト
パタ−ン15をマスクとしてエッチングされることによ
り、前記ポリシリコン膜14aからなるゲ−ト電極14
が形成される。次に、このゲ−ト電極14をマスクとし
てイオン注入されることにより、前記P型シリコン基板
1にはソ−ス・ドレイン領域の拡散層17が形成され
る。この後、前記レジストパタ−ン15は除去される。
次に、図示せぬビット線及び配線が形成され、ダイナミ
ックRAMが完成される。
【0010】
【発明が解決しようとする課題】ところで、上記従来の
半導体記憶装置及びその製造方法では、P型シリコン基
板1の表面上に図6に示す素子分離パタ−ン2によって
素子分離酸化膜3を形成している。この素子分離酸化膜
3の形状によって、素子分離酸化膜3における素子分離
パタ−ン2からの変換差ΔL1 、ΔL2 が異なる。この
ため、従来の半導体記憶装置では微細化に対して不適当
であるとともに、製造工程における制御性が低下し、こ
れに伴い製造された製品の歩留まりも著しく低下する。
【0011】また、図6に示す素子分離パタ−ン2の位
相シフトマスクを製造することが困難であるため、微細
素子に不向きであるという問題がある。また、図9に示
すように、ゲ−ト電極14を形成した際、ワ−ド線18
と素子分離酸化膜3の上に位置する通過ワ−ド線19と
の間に段差が生じるため、この通過ワ−ド線19にのみ
マスクからの変換差ΔL3 が生じる。これにより、通過
ワ−ド線19は設計値より細くなってしまう。この結
果、配線抵抗が高くなるなどデバイスとしてのパフォ−
マンスが悪化することがある。
【0012】この発明は上記のような事情を考慮してな
されたものであり、その目的は、デバイスとしてのパフ
ォ−マンスを向上させ、微細化に適した半導体記憶装置
を提供するとともに、製造工程における制御性を向上さ
せ、製品の歩留まりを向上させた半導体記憶装置の製造
方法を提供することにある。
【0013】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基板の表面上に形成されたビット
線に平行な複数のライン状の第1の素子分離酸化膜と、
前記第1の素子分離酸化膜の相互間且つ前記半導体基板
に形成された両わきが前記第1の素子分離酸化膜に掛か
るようなトレンチと、前記トレンチ内に形成されたキャ
パシタと、前記第1の素子分離酸化膜の相互間且つ前記
半導体基板の表面上に形成された前記第1の素子分離酸
化膜より厚さが薄い第2の素子分離酸化膜と、を具備す
ることを特徴としている。
【0014】また、半導体基板と、前記半導体基板に設
けられた第1乃至第3のトレンチと、前記第1及び第2
のトレンチの相互間且つ前記半導体基板の表面上に設け
られた第1の素子分離酸化膜と、前記第2及び第3のト
レンチの相互間且つ前記半導体基板の表面上に設けられ
た前記第1の素子分離酸化膜より厚い第2の素子分離酸
化膜と、を具備することを特徴としている。
【0015】また、半導体基板の表面上にビット線に平
行な複数のライン状の第1の素子分離酸化膜を形成する
工程と、前記第1の素子分離酸化膜の相互間且つ前記半
導体基板に、両わきが前記第1の素子分離酸化膜に掛か
るようにトレンチを形成する工程と、前記トレンチ内に
キャパシタを形成する工程と、前記第1の素子分離酸化
膜の相互間且つ前記半導体基板の表面上に、前記第1の
素子分離酸化膜より厚さが薄い第2の素子分離酸化膜を
形成する工程と、を具備することを特徴としている。
【0016】
【作用】この発明は、半導体基板の表面上にビット線に
平行な複数のライン状の第1の素子分離酸化膜を形成し
ている。この第1の素子分離酸化膜をこのような形状に
することにより、素子分離パタ−ンからの変換差を一定
にすることができる。この結果、半導体記憶装置を微細
化することができるとともに、製造工程における制御性
を向上させることができる。したがって、製品の歩留ま
りを向上させることができる。さらに、第1の素子分離
酸化膜に対する素子分離パタ−ンの位相シフトマスクの
製造が容易となり、一層の微細化を達成することができ
る。
【0017】また、第1の素子分離酸化膜の相互間且つ
半導体基板に、両わきが前記第1の素子分離酸化膜に掛
かるようなトレンチを形成し、このトレンチ内にキャパ
シタを形成し、前記第1の素子分離酸化膜の相互間且つ
前記半導体基板の表面上に前記第1の素子分離酸化膜よ
り厚さが薄い第2の素子分離酸化膜を形成している。つ
まり、第1の素子分離酸化膜の相互間における素子分離
領域には第1の素子分離酸化膜より厚さが薄い第2の素
子分離酸化膜を形成している。このため、この第2の素
子分離領域の上に位置する通過ワ−ド線と素子領域の上
に位置するワ−ド線との間に段差が生じることがない。
したがって、この通過ワ−ド線が設計値より細くなるこ
とがない。この結果、デバイスとしてのパフォ−マンス
を従来品より向上させることができる。
【0018】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。図1は、この発明の半導体記憶装置を
示すものであり、主要レイヤ−のレイアウトを示す平面
図である。
【0019】図2乃至図4は、この発明の半導体記憶装
置の製造方法を示すものである。図2は、第1の工程を
示すものであり、図1に示す2−2線に沿った部分の第
1の工程終了後の断面図である。図3は、第1の工程を
示すものであり、図1に示す3−3線に沿った部分の第
1の工程終了後の断面図である。図4は、第2の工程を
示すものであり、図1に示す4−4線に沿った部分の第
2の工程終了後の断面図である。
【0020】先ず、図2及び図3に示すように、P型シ
リコン基板21の表面上には図1に示すライン/スペ−
ス状に配置された素子分離パタ−ン22のマスクを用い
てLOCOS法により第1の素子分離酸化膜23が設け
られる。
【0021】すなわち、P型シリコン基板21の表面上
には図示せぬシリコン窒化膜が設けられ、このシリコン
窒化膜は前記素子分離パタ−ン22をマスクとしてエッ
チングされる。次に、前記エッチングにより露出された
P型シリコン基板21の表面は、熱酸化されることによ
り図示せぬビット線と平行なライン状の第1の素子分離
酸化膜23が形成される。
【0022】この後、図4に示すように、前記シリコン
窒化膜は除去され、P型シリコン基板21にはシ−スプ
レ−トキャパシタ(HSPC)31が形成される。すな
わち、前記P型シリコン基板21には図1に示すトレン
チパタ−ン24を用いて深さが3μm程度の第1及び第
2のトレンチ25a、25bが形成される。この際、前
記トレンチ25a、25bは図1に示す両わきの第1の
素子分離酸化膜23に掛かるように位置しており、トレ
ンチ25a、25bは第1の素子分離酸化膜23の一部
を貫通している。
【0023】次に、前記トレンチ25a、25bの側壁
のみにSiO2 膜26が形成される。この後、前記トレ
ンチ25a、25bの底部には拡散層プレ−ト27が形
成され、トレンチ25a、25bの内にはポリシリコン
がシ−ス型に加工されたプレ−ト電極28が形成され
る。
【0024】次に、このプレ−ト電極28の内および上
にはキャパシタ絶縁膜29が形成される。この後、前記
トレンチ25a、25bはポリシリコンにより埋め込ま
れる。これにより、トレンチ25a、25b内にはスト
レ−ジノ−ド電極30が形成される。このようにして、
プレ−ト電極28、キャパシタ絶縁膜29及びストレ−
ジノ−ド電極30からなるシ−スプレ−トキャパシタ3
1が形成される。
【0025】この後、前記ストレ−ジノ−ド電極30の
上には選択的に酸化膜32が形成される。次に、前記P
型シリコン基板21の表面上にはゲ−ト絶縁膜33が形
成される。これと同時に、トレンチ25a、25bとの
間に第2の素子分離酸化膜40が形成される。この第2
の素子分離酸化膜40は、トレンチ形成前に形成された
酸化膜を除去せずに形成することも可能で、いずれの場
合も、第1の素子分離酸化膜23より薄く形成される。
【0026】次に、このゲ−ト絶縁膜33及び酸化膜3
2の上にはポリシリコン膜34aが堆積され、このポリ
シリコン膜34aの上にはレジスト35aが塗布され
る。この後、このレジスト35aが図1に示すワ−ド線
パタ−ン36をマスクとしてパタ−ニングされることに
より、前記ポリシリコン膜34aの上にはレジストパタ
−ン35が形成される。このレジストパタ−ン35をマ
スクとしてエッチングされることにより、前記ポリシリ
コン膜34aからなるゲ−ト電極34、ワ−ド線38及
び通過ワ−ド線39が形成される。この通過ワ−ド線3
9は酸化膜32の上に位置しており、前記ワ−ド線38
はゲ−ト絶縁膜33の上に位置している。
【0027】次に、前記ゲ−ト電極34をマスクとして
イオン注入されることにより、前記P型シリコン基板2
1にはソ−ス・ドレイン領域の拡散層37が形成され
る。したがって、前記P型シリコン基板21にはゲ−ト
電極34及びソ−ス・ドレイン領域の拡散層37からな
る一つのトランジスタとトレンチ25a、25b内部の
シ−スプレ−トキャパシタ31からなる一つのキャパシ
タとから構成されるメモリセルが形成される。このと
き、ビット線と平行な方向に隣接する二つのメモリセル
のトレンチ25a、25b相互間に電気的に浮遊した拡
散層37aが同時に形成される。尚、前記拡散層37a
は特に形成しなくても良い。
【0028】この後、前記レジストパタ−ン35は除去
される。この後、図示せぬビット線及び配線が形成さ
れ、ダイナミックRAMが完成される。図5は、図1に
示す5−5線に沿った断面図である。P型シリコン基板
21には第1乃至第3のトレンチ25a〜25cが設け
られている。前記第1及び第2のトレンチ25a、25
bの相互間且つP型シリコン基板21の表面上には第2
の素子分離酸化膜40が設けられている。前記第2及び
第3のトレンチ25b、25cの相互間且つP型シリコ
ン基板21の表面上には前記第2の素子分離酸化膜40
より厚い第1の素子分離酸化膜23が設けられている。
【0029】前記トレンチ25a〜25cの内にはプレ
−ト電極28、キャパシタ絶縁膜29及びストレ−ジノ
−ド電極30からなるシ−スプレ−トキャパシタ31が
形成されている。
【0030】上記実施例によれば、P型シリコン基板2
1の表面上にビット線に平行な複数のライン状の第1の
素子分離酸化膜23を形成している。この第1の素子分
離酸化膜23をこのような形状にすることにより、素子
分離パタ−ン22からの変換差を一定にすることができ
る。これにより、半導体記憶装置を微細化することがで
きるとともに、製造工程における制御性を向上させるこ
とができる。したがって、製品の歩留まりを向上させる
ことができる。さらに、第1の素子分離酸化膜23に対
する素子分離パタ−ン22の位相シフトマスクの製造が
容易となり、一層の微細化を達成することができる。
【0031】また、第1の素子分離酸化膜23の相互間
且つP型シリコン基板21に、両わきが前記第1の素子
分離酸化膜23に掛かるようなトレンチ25a〜25c
を形成し、このトレンチ25a〜25c内にシ−スプレ
−トキャパシタ31を形成し、前記第1の素子分離酸化
膜23の相互間且つ前記P型シリコン基板21の表面上
に前記第1の素子分離酸化膜23より厚さが薄い第2の
素子分離酸化膜40を形成している。つまり、第1の素
子分離酸化膜23の相互間における素子分離領域には第
1の素子分離酸化膜23より厚さが薄い第2の素子分離
酸化膜40を形成している。このため、この第2の素子
分離領域32の上に位置する通過ワ−ド線39と素子領
域の上に位置するワ−ド線38との間に段差が生じるこ
とがない。したがって、この通過ワ−ド線39にマスク
からの変換差が生じることがないため、通過ワ−ド線3
9が設計値より細くなることがない。この結果、デバイ
スとしてのパフォ−マンスを従来品より向上させること
ができる。
【0032】
【発明の効果】以上説明したようにこの発明によれば、
半導体基板の表面上にビット線に平行な複数のライン状
の第1の素子分離酸化膜を形成し、この第1の素子分離
酸化膜の相互間且つ前記半導体基板の表面上に前記第1
の素子分離酸化膜より厚さが薄い第2の素子分離酸化膜
を形成している。したがって、デバイスとしてのパフォ
−マンスを向上させ、微細化に適した半導体記憶装置を
提供できるとともに、製造工程における制御性を向上さ
せ、製品の歩留まりを向上させた半導体記憶装置の製造
方法を提供することができる。
【図面の簡単な説明】
【図1】この発明の半導体記憶装置を示すものであり、
主要レイヤ−のレイアウトを示す平面図。
【図2】この発明の半導体記憶装置の製造方法における
第1の工程を示すものであり、図1に示す2−2線に沿
った部分の第1の工程終了後の断面図。
【図3】この発明の半導体記憶装置の製造方法における
第1の工程を示すものであり、図1に示す3−3線に沿
った部分の第1の工程終了後の断面図。
【図4】この発明の半導体記憶装置の製造方法における
第2の工程を示すものであり、図1に示す4−4線に沿
った部分の第2の工程終了後の断面図。
【図5】この発明の図1に示す5−5線に沿った断面
図。
【図6】従来の半導体記憶装置を示すものであり、主要
レイヤ−のレイアウトを示す平面図。
【図7】従来の半導体記憶装置の製造方法における第1
の工程を示すものであり、図6に示す7−7線に沿った
部分の第1の工程終了後の断面図。
【図8】従来の半導体記憶装置の製造方法における第1
の工程を示すものであり、図6に示す8−8線に沿った
部分の第1の工程終了後の断面図。
【図9】従来の半導体記憶装置の製造方法における第2
の工程を示すものであり、図6に示す9−9線に沿った
断面図。
【符号の説明】
21…P型シリコン基板、22…素子分離パタ−ン、23…第
1の素子分離酸化膜、24…トレンチパタ−ン、25a …第
1のトレンチ、25b …第2のトレンチ、25c …第3のト
レンチ、26…SiO2 膜、27…拡散層プレ−ト、28…プ
レ−ト電極、29…キャパシタ絶縁膜、30…ストレ−ジノ
−ド電極、31…シ−スプレ−トキャパシタ(HSP
C)、32…酸化膜、33…ゲ−ト絶縁膜、34…ゲ−ト電
極、34a …ポリシリコン膜、35…レジストパタ−ン、35
a …レジスト、36…ワ−ド線パタ−ン、37…ソ−ス・ド
レイン領域の拡散層、37a …浮遊した拡散層、38…ワ−
ド線、39…通過ワ−ド線、40…第2の素子分離酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 7210−4M H01L 27/10 325 S

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板の表面上に形成されたビット
    線に平行な複数のライン状の第1の素子分離酸化膜と、 前記第1の素子分離酸化膜の相互間且つ前記半導体基板
    に形成された両わきが前記第1の素子分離酸化膜に掛か
    るようなトレンチと、 前記トレンチ内に形成されたキャパシタと、 前記第1の素子分離酸化膜の相互間且つ前記半導体基板
    の表面上に形成された前記第1の素子分離酸化膜より厚
    さが薄い第2の素子分離酸化膜と、 を具備することを特徴とする半導体記憶装置。
  2. 【請求項2】 半導体基板と、 前記半導体基板に設けられた第1乃至第3のトレンチ
    と、 前記第1及び第2のトレンチの相互間且つ前記半導体基
    板の表面上に設けられた第1の素子分離酸化膜と、 前記第2及び第3のトレンチの相互間且つ前記半導体基
    板の表面上に設けられた前記第1の素子分離酸化膜より
    厚い第2の素子分離酸化膜と、 を具備することを特徴とする半導体記憶装置。
  3. 【請求項3】 半導体基板の表面上にビット線に平行な
    複数のライン状の第1の素子分離酸化膜を形成する工程
    と、 前記第1の素子分離酸化膜の相互間且つ前記半導体基板
    に、両わきが前記第1の素子分離酸化膜に掛かるように
    トレンチを形成する工程と、 前記トレンチ内にキャパシタを形成する工程と、 前記第1の素子分離酸化膜の相互間且つ前記半導体基板
    の表面上に、前記第1の素子分離酸化膜より厚さが薄い
    第2の素子分離酸化膜を形成する工程と、 を具備することを特徴とする半導体記憶装置の製造方
    法。
JP5278149A 1993-11-08 1993-11-08 半導体記憶装置及びその製造方法 Expired - Fee Related JP2974561B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP5278149A JP2974561B2 (ja) 1993-11-08 1993-11-08 半導体記憶装置及びその製造方法
KR1019940028610A KR950015787A (ko) 1993-11-08 1994-11-02 반도체 기억장치 및 그 제조방법
US08/334,396 US5521407A (en) 1993-11-08 1994-11-03 Semiconductor memory device having cell isolation structure
EP94117434A EP0652592A3 (en) 1993-11-08 1994-11-04 Semiconductor memory device and its manufacturing method.
US08/923,735 US6015731A (en) 1993-11-08 1997-09-04 Method of manufacturing a semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5278149A JP2974561B2 (ja) 1993-11-08 1993-11-08 半導体記憶装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH07130874A true JPH07130874A (ja) 1995-05-19
JP2974561B2 JP2974561B2 (ja) 1999-11-10

Family

ID=17593279

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5278149A Expired - Fee Related JP2974561B2 (ja) 1993-11-08 1993-11-08 半導体記憶装置及びその製造方法

Country Status (4)

Country Link
US (2) US5521407A (ja)
EP (1) EP0652592A3 (ja)
JP (1) JP2974561B2 (ja)
KR (1) KR950015787A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036034A (ja) * 1999-07-19 2001-02-09 Hitachi Ltd 半導体装置およびその製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3512936B2 (ja) * 1996-02-23 2004-03-31 株式会社東芝 半導体記憶装置およびその製造方法
US5770875A (en) * 1996-09-16 1998-06-23 International Business Machines Corporation Large value capacitor for SOI
JP3749776B2 (ja) 1997-02-28 2006-03-01 株式会社東芝 半導体装置
JP3455097B2 (ja) * 1997-12-04 2003-10-06 株式会社東芝 ダイナミック型半導体記憶装置及びその製造方法
US6034877A (en) * 1998-06-08 2000-03-07 International Business Machines Corporation Semiconductor memory array having sublithographic spacing between adjacement trenches and method for making the same
US6358791B1 (en) * 1999-06-04 2002-03-19 International Business Machines Corporation Method for increasing a very-large-scale-integrated (VLSI) capacitor size on bulk silicon and silicon-on-insulator (SOI) wafers and structure formed thereby
US6326277B1 (en) 1999-08-30 2001-12-04 Micron Technology, Inc. Methods of forming recessed hemispherical grain silicon capacitor structures
US6693320B1 (en) * 1999-08-30 2004-02-17 Micron Technology, Inc. Capacitor structures with recessed hemispherical grain silicon
TW426947B (en) * 1999-12-09 2001-03-21 Mosel Vitelic Inc Method of producing trench capacitor
JP4301227B2 (ja) * 2005-09-15 2009-07-22 セイコーエプソン株式会社 電気光学装置及びその製造方法、電子機器並びにコンデンサー

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4384399A (en) * 1978-03-20 1983-05-24 Texas Instruments Incorporated Method of making a metal programmable MOS read only memory device
US4422092A (en) * 1979-09-17 1983-12-20 Texas Instruments Incorporated High coupling ratio electrically programmable ROM
US5237528A (en) * 1982-11-04 1993-08-17 Hitachi, Ltd. Semiconductor memory
US5170234A (en) * 1984-07-03 1992-12-08 Texas Instruments Incorporated High density dynamic RAM with trench capacitor
US4918502A (en) * 1986-11-28 1990-04-17 Hitachi, Ltd. Semiconductor memory having trench capacitor formed with sheath electrode
US4855953A (en) * 1987-02-25 1989-08-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having stacked memory capacitors and method for manufacturing the same
US5258321A (en) * 1988-01-14 1993-11-02 Mitsubishi Denki Kabushiki Kaisha Manufacturing method for semiconductor memory device having stacked trench capacitors and improved intercell isolation
JPH01274457A (ja) * 1988-04-26 1989-11-02 Seiko Instr Inc 半導体装置の製造方法
US4894697A (en) * 1988-10-31 1990-01-16 International Business Machines Corporation Ultra dense dram cell and its method of fabrication
US5045489A (en) * 1989-06-30 1991-09-03 Texas Instruments Incorporated Method of making a high-speed 2-transistor cell for programmable/EEPROM devices with separate read and write transistors
JPH0783066B2 (ja) * 1989-08-11 1995-09-06 株式会社東芝 半導体装置の製造方法
JPH04348070A (ja) * 1991-05-24 1992-12-03 Texas Instr Japan Ltd 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036034A (ja) * 1999-07-19 2001-02-09 Hitachi Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR950015787A (ko) 1995-06-17
EP0652592A3 (en) 1995-07-12
US6015731A (en) 2000-01-18
US5521407A (en) 1996-05-28
JP2974561B2 (ja) 1999-11-10
EP0652592A2 (en) 1995-05-10

Similar Documents

Publication Publication Date Title
JP2504606B2 (ja) 半導体記憶装置およびその製造方法
JP2606857B2 (ja) 半導体記憶装置の製造方法
JP3161354B2 (ja) 半導体装置及びその製造方法
JPH05326872A (ja) Icデバイスのコンデンサを形成する方法および半導体icのdramセルを形成する方法
JP2906807B2 (ja) 半導体メモリセルとその製造方法
JPH0682800B2 (ja) 半導体記憶装置
JPH05335510A (ja) 波状素子接点コンデンサおよび波状素子接点コンデンサを形成するための方法
JPS6321351B2 (ja)
JPS62286270A (ja) 半導体メモリ装置
US5156993A (en) Fabricating a memory cell with an improved capacitor
JPH077083A (ja) 語線間に部分使い捨て誘電充填材ストリップを用いて超高密度ダイナミック・アクセス・メモリを製造する方法
JP2974561B2 (ja) 半導体記憶装置及びその製造方法
US5185284A (en) Method of making a semiconductor memory device
JPH0793372B2 (ja) 半導体記憶装置
JP2828818B2 (ja) Dramメモリ・アレイ及びその製造方法
JP3177038B2 (ja) 半導体記憶装置及びその製造方法
JPH0834303B2 (ja) 半導体記憶装置の製造方法
JP2906089B2 (ja) ランダム・アクセス・メモリ。
JPS6324657A (ja) 半導体記憶装置の製造方法
JPH0310235B2 (ja)
JP2590867B2 (ja) メモリ装置の製造方法
JPH02122560A (ja) 半導体記憶装置
JPH05182457A (ja) ダイナミック型半導体記憶装置
JP2827377B2 (ja) 半導体集積回路
JP2827723B2 (ja) 半導体メモリセルの製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070903

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080903

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080903

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090903

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090903

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100903

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110903

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110903

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120903

Year of fee payment: 13

LAPS Cancellation because of no payment of annual fees