JPH07130874A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH07130874A JPH07130874A JP5278149A JP27814993A JPH07130874A JP H07130874 A JPH07130874 A JP H07130874A JP 5278149 A JP5278149 A JP 5278149A JP 27814993 A JP27814993 A JP 27814993A JP H07130874 A JPH07130874 A JP H07130874A
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Abstract
(57)【要約】 （修正有）
【目的】デバイスとしてのパフォ−マンスを向上させる
とともに、製造工程における制御性を向上させ、製品の
歩留まりを向上させる。 【構成】Ｐ型シリコン基板21の表面上にビット線に平行
な複数のライン状の第１の素子分離酸化膜23を形成し、
この第１の素子分離酸化膜23の相互間且つ前記Ｐ型シリ
コン基板に、両わきが前記第１の素子分離酸化膜23に掛
かるようにトレンチを形成し、このトレンチ内にシ−ス
プレ−トキャパシタ31を形成し、前記第１の素子分離酸
化膜23の相互間且つ前記Ｐ型シリコン基板の表面上に、
前記第１の素子分離酸化膜23より厚さが薄い第２の素子
分離酸化膜40を形成している。従って、デバイスとして
のパフォ−マンスを向上できるとともに、製造工程にお
ける制御性を向上させ、製品の歩留まりを向上させるこ
とができる。
とともに、製造工程における制御性を向上させ、製品の
歩留まりを向上させる。 【構成】Ｐ型シリコン基板21の表面上にビット線に平行
な複数のライン状の第１の素子分離酸化膜23を形成し、
この第１の素子分離酸化膜23の相互間且つ前記Ｐ型シリ
コン基板に、両わきが前記第１の素子分離酸化膜23に掛
かるようにトレンチを形成し、このトレンチ内にシ−ス
プレ−トキャパシタ31を形成し、前記第１の素子分離酸
化膜23の相互間且つ前記Ｐ型シリコン基板の表面上に、
前記第１の素子分離酸化膜23より厚さが薄い第２の素子
分離酸化膜40を形成している。従って、デバイスとして
のパフォ−マンスを向上できるとともに、製造工程にお
ける制御性を向上させ、製品の歩留まりを向上させるこ
とができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置及び
その製造方法に係わり、特に高集積大容量ダイナミック
ＲＡＭ(Random Access read write Memory) のパタ−ン
レイアウトに関する。
その製造方法に係わり、特に高集積大容量ダイナミック
ＲＡＭ(Random Access read write Memory) のパタ−ン
レイアウトに関する。
【０００２】
【従来の技術】ダイナミックＲＡＭの高集積大容量化は
３年で４倍という著しい速度で進んでいる。これに伴
い、充分なキャパシタ容量を小さい面積に集積すべくト
レンチ内部にキャパシタを形成した構造が提案されてい
る。その一例として、IEEE TRANSACTIONS ON ELECTRON
DEVICES, VOL.35,NO.8,1988,P.1257に記載されたＨＳＰ
Ｃ(Half-Vcc sheath-plate capacitor) セルを有するダ
イナミックＲＡＭが挙げられる。
３年で４倍という著しい速度で進んでいる。これに伴
い、充分なキャパシタ容量を小さい面積に集積すべくト
レンチ内部にキャパシタを形成した構造が提案されてい
る。その一例として、IEEE TRANSACTIONS ON ELECTRON
DEVICES, VOL.35,NO.8,1988,P.1257に記載されたＨＳＰ
Ｃ(Half-Vcc sheath-plate capacitor) セルを有するダ
イナミックＲＡＭが挙げられる。
【０００３】図６は、従来の半導体記憶装置を示すもの
であり、主要レイヤ−のレイアウトを示す平面図であ
る。図７乃至図９は、従来の半導体記憶装置の製造方法
を示すものである。図７は、第１の工程を示すものであ
り、図６に示す７−７線に沿った部分の第１の工程終了
後の断面図である。図８は、第１の工程を示すものであ
り、図６に示す８−８線に沿った部分の第１の工程終了
後の断面図である。図９は、第２の工程を示すものであ
り、図６に示す９−９線に沿った断面図である。
であり、主要レイヤ−のレイアウトを示す平面図であ
る。図７乃至図９は、従来の半導体記憶装置の製造方法
を示すものである。図７は、第１の工程を示すものであ
り、図６に示す７−７線に沿った部分の第１の工程終了
後の断面図である。図８は、第１の工程を示すものであ
り、図６に示す８−８線に沿った部分の第１の工程終了
後の断面図である。図９は、第２の工程を示すものであ
り、図６に示す９−９線に沿った断面図である。
【０００４】先ず、図７及び図８に示すように、Ｐ型シ
リコン基板１の表面上には図６に示す素子分離パタ−ン
２のマスクを用いてＬＯＣＯＳ(Local Oxidation of Si
licon)法により素子分離酸化膜３が設けられる。
リコン基板１の表面上には図６に示す素子分離パタ−ン
２のマスクを用いてＬＯＣＯＳ(Local Oxidation of Si
licon)法により素子分離酸化膜３が設けられる。
【０００５】すなわち、Ｐ型シリコン基板１の表面上に
は図示せぬシリコン窒化膜が設けられ、このシリコン窒
化膜は前記素子分離パタ−ン２をマスクとしてエッチン
グされる。次に、前記エッチングにより露出されたＰ型
シリコン基板１の表面は、熱酸化されることにより素子
分離酸化膜３が形成される。この際、この素子分離酸化
膜３における前記素子分離パタ−ン２からの変換差が、
素子分離酸化膜３のパタ−ン形状によって異なる。具体
的には、図７に示す素子分離酸化膜３の変換差ΔＬ1
は、図８に示す素子分離酸化膜３の変換差ΔＬ2 より大
きくなる。
は図示せぬシリコン窒化膜が設けられ、このシリコン窒
化膜は前記素子分離パタ−ン２をマスクとしてエッチン
グされる。次に、前記エッチングにより露出されたＰ型
シリコン基板１の表面は、熱酸化されることにより素子
分離酸化膜３が形成される。この際、この素子分離酸化
膜３における前記素子分離パタ−ン２からの変換差が、
素子分離酸化膜３のパタ−ン形状によって異なる。具体
的には、図７に示す素子分離酸化膜３の変換差ΔＬ1
は、図８に示す素子分離酸化膜３の変換差ΔＬ2 より大
きくなる。
【０００６】この後、前記シリコン窒化膜は除去され、
図９に示すように、Ｐ型シリコン基板１には上記IEEE T
RANSACTIONS ON ELECTRON DEVICES に記載された方法に
よってシ−スプレ−トキャパシタ（ＨＳＰＣ）１１が形
成される。
図９に示すように、Ｐ型シリコン基板１には上記IEEE T
RANSACTIONS ON ELECTRON DEVICES に記載された方法に
よってシ−スプレ−トキャパシタ（ＨＳＰＣ）１１が形
成される。
【０００７】すなわち、前記Ｐ型シリコン基板１には図
６に示すトレンチパタ−ン４を用いて深さが３μｍ程度
のトレンチ５が形成される。この際、前記トレンチ５は
素子分離酸化膜３の一部を貫通している。次に、前記ト
レンチ５の側壁のみにＳｉＯ2 膜６が形成される。この
後、前記トレンチ５の底部には拡散層プレ−ト７が形成
され、トレンチ５の内にはポリシリコンがシ−ス型に加
工されたプレ−ト電極８が形成される。次に、このプレ
−ト電極８の内および上にはキャパシタ絶縁膜９が形成
される。この後、前記トレンチ５はポリシリコンにより
埋め込まれる。これにより、トレンチ５内にはストレ−
ジノ−ド電極１０が形成される。このようにして、プレ
−ト電極８、キャパシタ絶縁膜９及びストレ−ジノ−ド
電極１０からなるシ−スプレ−トキャパシタ１１が形成
される。
６に示すトレンチパタ−ン４を用いて深さが３μｍ程度
のトレンチ５が形成される。この際、前記トレンチ５は
素子分離酸化膜３の一部を貫通している。次に、前記ト
レンチ５の側壁のみにＳｉＯ2 膜６が形成される。この
後、前記トレンチ５の底部には拡散層プレ−ト７が形成
され、トレンチ５の内にはポリシリコンがシ−ス型に加
工されたプレ−ト電極８が形成される。次に、このプレ
−ト電極８の内および上にはキャパシタ絶縁膜９が形成
される。この後、前記トレンチ５はポリシリコンにより
埋め込まれる。これにより、トレンチ５内にはストレ−
ジノ−ド電極１０が形成される。このようにして、プレ
−ト電極８、キャパシタ絶縁膜９及びストレ−ジノ−ド
電極１０からなるシ−スプレ−トキャパシタ１１が形成
される。
【０００８】この後、前記ストレ−ジノ−ド電極１０の
上には選択的に酸化膜１２が形成される。次に、前記Ｐ
型シリコン基板１の表面上にはゲ−ト絶縁膜１３が形成
される。
上には選択的に酸化膜１２が形成される。次に、前記Ｐ
型シリコン基板１の表面上にはゲ−ト絶縁膜１３が形成
される。
【０００９】次に、このゲ−ト絶縁膜１３、酸化膜１２
及び素子分離酸化膜３の上にはポリシリコン膜１４ａが
堆積され、このポリシリコン膜１４ａの上にはレジスト
１５ａが塗布される。この後、このレジスト１５ａが図
６に示すワ−ド線パタ−ン１６をマスクとしてパタ−ニ
ングされることにより、前記ポリシリコン膜１４ａの上
にはレジストパタ−ン１５が形成される。このレジスト
パタ−ン１５をマスクとしてエッチングされることによ
り、前記ポリシリコン膜１４ａからなるゲ−ト電極１４
が形成される。次に、このゲ−ト電極１４をマスクとし
てイオン注入されることにより、前記Ｐ型シリコン基板
１にはソ−ス・ドレイン領域の拡散層１７が形成され
る。この後、前記レジストパタ−ン１５は除去される。
次に、図示せぬビット線及び配線が形成され、ダイナミ
ックＲＡＭが完成される。
及び素子分離酸化膜３の上にはポリシリコン膜１４ａが
堆積され、このポリシリコン膜１４ａの上にはレジスト
１５ａが塗布される。この後、このレジスト１５ａが図
６に示すワ−ド線パタ−ン１６をマスクとしてパタ−ニ
ングされることにより、前記ポリシリコン膜１４ａの上
にはレジストパタ−ン１５が形成される。このレジスト
パタ−ン１５をマスクとしてエッチングされることによ
り、前記ポリシリコン膜１４ａからなるゲ−ト電極１４
が形成される。次に、このゲ−ト電極１４をマスクとし
てイオン注入されることにより、前記Ｐ型シリコン基板
１にはソ−ス・ドレイン領域の拡散層１７が形成され
る。この後、前記レジストパタ−ン１５は除去される。
次に、図示せぬビット線及び配線が形成され、ダイナミ
ックＲＡＭが完成される。
【００１０】
【発明が解決しようとする課題】ところで、上記従来の
半導体記憶装置及びその製造方法では、Ｐ型シリコン基
板１の表面上に図６に示す素子分離パタ−ン２によって
素子分離酸化膜３を形成している。この素子分離酸化膜
３の形状によって、素子分離酸化膜３における素子分離
パタ−ン２からの変換差ΔＬ1 、ΔＬ2 が異なる。この
ため、従来の半導体記憶装置では微細化に対して不適当
であるとともに、製造工程における制御性が低下し、こ
れに伴い製造された製品の歩留まりも著しく低下する。
半導体記憶装置及びその製造方法では、Ｐ型シリコン基
板１の表面上に図６に示す素子分離パタ−ン２によって
素子分離酸化膜３を形成している。この素子分離酸化膜
３の形状によって、素子分離酸化膜３における素子分離
パタ−ン２からの変換差ΔＬ1 、ΔＬ2 が異なる。この
ため、従来の半導体記憶装置では微細化に対して不適当
であるとともに、製造工程における制御性が低下し、こ
れに伴い製造された製品の歩留まりも著しく低下する。
【００１１】また、図６に示す素子分離パタ−ン２の位
相シフトマスクを製造することが困難であるため、微細
素子に不向きであるという問題がある。また、図９に示
すように、ゲ−ト電極１４を形成した際、ワ−ド線１８
と素子分離酸化膜３の上に位置する通過ワ−ド線１９と
の間に段差が生じるため、この通過ワ−ド線１９にのみ
マスクからの変換差ΔＬ3 が生じる。これにより、通過
ワ−ド線１９は設計値より細くなってしまう。この結
果、配線抵抗が高くなるなどデバイスとしてのパフォ−
マンスが悪化することがある。
相シフトマスクを製造することが困難であるため、微細
素子に不向きであるという問題がある。また、図９に示
すように、ゲ−ト電極１４を形成した際、ワ−ド線１８
と素子分離酸化膜３の上に位置する通過ワ−ド線１９と
の間に段差が生じるため、この通過ワ−ド線１９にのみ
マスクからの変換差ΔＬ3 が生じる。これにより、通過
ワ−ド線１９は設計値より細くなってしまう。この結
果、配線抵抗が高くなるなどデバイスとしてのパフォ−
マンスが悪化することがある。
【００１２】この発明は上記のような事情を考慮してな
されたものであり、その目的は、デバイスとしてのパフ
ォ−マンスを向上させ、微細化に適した半導体記憶装置
を提供するとともに、製造工程における制御性を向上さ
せ、製品の歩留まりを向上させた半導体記憶装置の製造
方法を提供することにある。
されたものであり、その目的は、デバイスとしてのパフ
ォ−マンスを向上させ、微細化に適した半導体記憶装置
を提供するとともに、製造工程における制御性を向上さ
せ、製品の歩留まりを向上させた半導体記憶装置の製造
方法を提供することにある。
【００１３】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基板の表面上に形成されたビット
線に平行な複数のライン状の第１の素子分離酸化膜と、
前記第１の素子分離酸化膜の相互間且つ前記半導体基板
に形成された両わきが前記第１の素子分離酸化膜に掛か
るようなトレンチと、前記トレンチ内に形成されたキャ
パシタと、前記第１の素子分離酸化膜の相互間且つ前記
半導体基板の表面上に形成された前記第１の素子分離酸
化膜より厚さが薄い第２の素子分離酸化膜と、を具備す
ることを特徴としている。
解決するため、半導体基板の表面上に形成されたビット
線に平行な複数のライン状の第１の素子分離酸化膜と、
前記第１の素子分離酸化膜の相互間且つ前記半導体基板
に形成された両わきが前記第１の素子分離酸化膜に掛か
るようなトレンチと、前記トレンチ内に形成されたキャ
パシタと、前記第１の素子分離酸化膜の相互間且つ前記
半導体基板の表面上に形成された前記第１の素子分離酸
化膜より厚さが薄い第２の素子分離酸化膜と、を具備す
ることを特徴としている。
【００１４】また、半導体基板と、前記半導体基板に設
けられた第１乃至第３のトレンチと、前記第１及び第２
のトレンチの相互間且つ前記半導体基板の表面上に設け
られた第１の素子分離酸化膜と、前記第２及び第３のト
レンチの相互間且つ前記半導体基板の表面上に設けられ
た前記第１の素子分離酸化膜より厚い第２の素子分離酸
化膜と、を具備することを特徴としている。
けられた第１乃至第３のトレンチと、前記第１及び第２
のトレンチの相互間且つ前記半導体基板の表面上に設け
られた第１の素子分離酸化膜と、前記第２及び第３のト
レンチの相互間且つ前記半導体基板の表面上に設けられ
た前記第１の素子分離酸化膜より厚い第２の素子分離酸
化膜と、を具備することを特徴としている。
【００１５】また、半導体基板の表面上にビット線に平
行な複数のライン状の第１の素子分離酸化膜を形成する
工程と、前記第１の素子分離酸化膜の相互間且つ前記半
導体基板に、両わきが前記第１の素子分離酸化膜に掛か
るようにトレンチを形成する工程と、前記トレンチ内に
キャパシタを形成する工程と、前記第１の素子分離酸化
膜の相互間且つ前記半導体基板の表面上に、前記第１の
素子分離酸化膜より厚さが薄い第２の素子分離酸化膜を
形成する工程と、を具備することを特徴としている。
行な複数のライン状の第１の素子分離酸化膜を形成する
工程と、前記第１の素子分離酸化膜の相互間且つ前記半
導体基板に、両わきが前記第１の素子分離酸化膜に掛か
るようにトレンチを形成する工程と、前記トレンチ内に
キャパシタを形成する工程と、前記第１の素子分離酸化
膜の相互間且つ前記半導体基板の表面上に、前記第１の
素子分離酸化膜より厚さが薄い第２の素子分離酸化膜を
形成する工程と、を具備することを特徴としている。
【００１６】
【作用】この発明は、半導体基板の表面上にビット線に
平行な複数のライン状の第１の素子分離酸化膜を形成し
ている。この第１の素子分離酸化膜をこのような形状に
することにより、素子分離パタ−ンからの変換差を一定
にすることができる。この結果、半導体記憶装置を微細
化することができるとともに、製造工程における制御性
を向上させることができる。したがって、製品の歩留ま
りを向上させることができる。さらに、第１の素子分離
酸化膜に対する素子分離パタ−ンの位相シフトマスクの
製造が容易となり、一層の微細化を達成することができ
る。
平行な複数のライン状の第１の素子分離酸化膜を形成し
ている。この第１の素子分離酸化膜をこのような形状に
することにより、素子分離パタ−ンからの変換差を一定
にすることができる。この結果、半導体記憶装置を微細
化することができるとともに、製造工程における制御性
を向上させることができる。したがって、製品の歩留ま
りを向上させることができる。さらに、第１の素子分離
酸化膜に対する素子分離パタ−ンの位相シフトマスクの
製造が容易となり、一層の微細化を達成することができ
る。
【００１７】また、第１の素子分離酸化膜の相互間且つ
半導体基板に、両わきが前記第１の素子分離酸化膜に掛
かるようなトレンチを形成し、このトレンチ内にキャパ
シタを形成し、前記第１の素子分離酸化膜の相互間且つ
前記半導体基板の表面上に前記第１の素子分離酸化膜よ
り厚さが薄い第２の素子分離酸化膜を形成している。つ
まり、第１の素子分離酸化膜の相互間における素子分離
領域には第１の素子分離酸化膜より厚さが薄い第２の素
子分離酸化膜を形成している。このため、この第２の素
子分離領域の上に位置する通過ワ−ド線と素子領域の上
に位置するワ−ド線との間に段差が生じることがない。
したがって、この通過ワ−ド線が設計値より細くなるこ
とがない。この結果、デバイスとしてのパフォ−マンス
を従来品より向上させることができる。
半導体基板に、両わきが前記第１の素子分離酸化膜に掛
かるようなトレンチを形成し、このトレンチ内にキャパ
シタを形成し、前記第１の素子分離酸化膜の相互間且つ
前記半導体基板の表面上に前記第１の素子分離酸化膜よ
り厚さが薄い第２の素子分離酸化膜を形成している。つ
まり、第１の素子分離酸化膜の相互間における素子分離
領域には第１の素子分離酸化膜より厚さが薄い第２の素
子分離酸化膜を形成している。このため、この第２の素
子分離領域の上に位置する通過ワ−ド線と素子領域の上
に位置するワ−ド線との間に段差が生じることがない。
したがって、この通過ワ−ド線が設計値より細くなるこ
とがない。この結果、デバイスとしてのパフォ−マンス
を従来品より向上させることができる。
【００１８】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。図１は、この発明の半導体記憶装置を
示すものであり、主要レイヤ−のレイアウトを示す平面
図である。
ついて説明する。図１は、この発明の半導体記憶装置を
示すものであり、主要レイヤ−のレイアウトを示す平面
図である。
【００１９】図２乃至図４は、この発明の半導体記憶装
置の製造方法を示すものである。図２は、第１の工程を
示すものであり、図１に示す２−２線に沿った部分の第
１の工程終了後の断面図である。図３は、第１の工程を
示すものであり、図１に示す３−３線に沿った部分の第
１の工程終了後の断面図である。図４は、第２の工程を
示すものであり、図１に示す４−４線に沿った部分の第
２の工程終了後の断面図である。
置の製造方法を示すものである。図２は、第１の工程を
示すものであり、図１に示す２−２線に沿った部分の第
１の工程終了後の断面図である。図３は、第１の工程を
示すものであり、図１に示す３−３線に沿った部分の第
１の工程終了後の断面図である。図４は、第２の工程を
示すものであり、図１に示す４−４線に沿った部分の第
２の工程終了後の断面図である。
【００２０】先ず、図２及び図３に示すように、Ｐ型シ
リコン基板２１の表面上には図１に示すライン／スペ−
ス状に配置された素子分離パタ−ン２２のマスクを用い
てＬＯＣＯＳ法により第１の素子分離酸化膜２３が設け
られる。
リコン基板２１の表面上には図１に示すライン／スペ−
ス状に配置された素子分離パタ−ン２２のマスクを用い
てＬＯＣＯＳ法により第１の素子分離酸化膜２３が設け
られる。
【００２１】すなわち、Ｐ型シリコン基板２１の表面上
には図示せぬシリコン窒化膜が設けられ、このシリコン
窒化膜は前記素子分離パタ−ン２２をマスクとしてエッ
チングされる。次に、前記エッチングにより露出された
Ｐ型シリコン基板２１の表面は、熱酸化されることによ
り図示せぬビット線と平行なライン状の第１の素子分離
酸化膜２３が形成される。
には図示せぬシリコン窒化膜が設けられ、このシリコン
窒化膜は前記素子分離パタ−ン２２をマスクとしてエッ
チングされる。次に、前記エッチングにより露出された
Ｐ型シリコン基板２１の表面は、熱酸化されることによ
り図示せぬビット線と平行なライン状の第１の素子分離
酸化膜２３が形成される。
【００２２】この後、図４に示すように、前記シリコン
窒化膜は除去され、Ｐ型シリコン基板２１にはシ−スプ
レ−トキャパシタ（ＨＳＰＣ）３１が形成される。すな
わち、前記Ｐ型シリコン基板２１には図１に示すトレン
チパタ−ン２４を用いて深さが３μｍ程度の第１及び第
２のトレンチ２５ａ、２５ｂが形成される。この際、前
記トレンチ２５ａ、２５ｂは図１に示す両わきの第１の
素子分離酸化膜２３に掛かるように位置しており、トレ
ンチ２５ａ、２５ｂは第１の素子分離酸化膜２３の一部
を貫通している。
窒化膜は除去され、Ｐ型シリコン基板２１にはシ−スプ
レ−トキャパシタ（ＨＳＰＣ）３１が形成される。すな
わち、前記Ｐ型シリコン基板２１には図１に示すトレン
チパタ−ン２４を用いて深さが３μｍ程度の第１及び第
２のトレンチ２５ａ、２５ｂが形成される。この際、前
記トレンチ２５ａ、２５ｂは図１に示す両わきの第１の
素子分離酸化膜２３に掛かるように位置しており、トレ
ンチ２５ａ、２５ｂは第１の素子分離酸化膜２３の一部
を貫通している。
【００２３】次に、前記トレンチ２５ａ、２５ｂの側壁
のみにＳｉＯ2 膜２６が形成される。この後、前記トレ
ンチ２５ａ、２５ｂの底部には拡散層プレ−ト２７が形
成され、トレンチ２５ａ、２５ｂの内にはポリシリコン
がシ−ス型に加工されたプレ−ト電極２８が形成され
る。
のみにＳｉＯ2 膜２６が形成される。この後、前記トレ
ンチ２５ａ、２５ｂの底部には拡散層プレ−ト２７が形
成され、トレンチ２５ａ、２５ｂの内にはポリシリコン
がシ−ス型に加工されたプレ−ト電極２８が形成され
る。
【００２４】次に、このプレ−ト電極２８の内および上
にはキャパシタ絶縁膜２９が形成される。この後、前記
トレンチ２５ａ、２５ｂはポリシリコンにより埋め込ま
れる。これにより、トレンチ２５ａ、２５ｂ内にはスト
レ−ジノ−ド電極３０が形成される。このようにして、
プレ−ト電極２８、キャパシタ絶縁膜２９及びストレ−
ジノ−ド電極３０からなるシ−スプレ−トキャパシタ３
１が形成される。
にはキャパシタ絶縁膜２９が形成される。この後、前記
トレンチ２５ａ、２５ｂはポリシリコンにより埋め込ま
れる。これにより、トレンチ２５ａ、２５ｂ内にはスト
レ−ジノ−ド電極３０が形成される。このようにして、
プレ−ト電極２８、キャパシタ絶縁膜２９及びストレ−
ジノ−ド電極３０からなるシ−スプレ−トキャパシタ３
１が形成される。
【００２５】この後、前記ストレ−ジノ−ド電極３０の
上には選択的に酸化膜３２が形成される。次に、前記Ｐ
型シリコン基板２１の表面上にはゲ−ト絶縁膜３３が形
成される。これと同時に、トレンチ２５ａ、２５ｂとの
間に第２の素子分離酸化膜４０が形成される。この第２
の素子分離酸化膜４０は、トレンチ形成前に形成された
酸化膜を除去せずに形成することも可能で、いずれの場
合も、第１の素子分離酸化膜２３より薄く形成される。
上には選択的に酸化膜３２が形成される。次に、前記Ｐ
型シリコン基板２１の表面上にはゲ−ト絶縁膜３３が形
成される。これと同時に、トレンチ２５ａ、２５ｂとの
間に第２の素子分離酸化膜４０が形成される。この第２
の素子分離酸化膜４０は、トレンチ形成前に形成された
酸化膜を除去せずに形成することも可能で、いずれの場
合も、第１の素子分離酸化膜２３より薄く形成される。
【００２６】次に、このゲ−ト絶縁膜３３及び酸化膜３
２の上にはポリシリコン膜３４ａが堆積され、このポリ
シリコン膜３４ａの上にはレジスト３５ａが塗布され
る。この後、このレジスト３５ａが図１に示すワ−ド線
パタ−ン３６をマスクとしてパタ−ニングされることに
より、前記ポリシリコン膜３４ａの上にはレジストパタ
−ン３５が形成される。このレジストパタ−ン３５をマ
スクとしてエッチングされることにより、前記ポリシリ
コン膜３４ａからなるゲ−ト電極３４、ワ−ド線３８及
び通過ワ−ド線３９が形成される。この通過ワ−ド線３
９は酸化膜３２の上に位置しており、前記ワ−ド線３８
はゲ−ト絶縁膜３３の上に位置している。
２の上にはポリシリコン膜３４ａが堆積され、このポリ
シリコン膜３４ａの上にはレジスト３５ａが塗布され
る。この後、このレジスト３５ａが図１に示すワ−ド線
パタ−ン３６をマスクとしてパタ−ニングされることに
より、前記ポリシリコン膜３４ａの上にはレジストパタ
−ン３５が形成される。このレジストパタ−ン３５をマ
スクとしてエッチングされることにより、前記ポリシリ
コン膜３４ａからなるゲ−ト電極３４、ワ−ド線３８及
び通過ワ−ド線３９が形成される。この通過ワ−ド線３
９は酸化膜３２の上に位置しており、前記ワ−ド線３８
はゲ−ト絶縁膜３３の上に位置している。
【００２７】次に、前記ゲ−ト電極３４をマスクとして
イオン注入されることにより、前記Ｐ型シリコン基板２
１にはソ−ス・ドレイン領域の拡散層３７が形成され
る。したがって、前記Ｐ型シリコン基板２１にはゲ−ト
電極３４及びソ−ス・ドレイン領域の拡散層３７からな
る一つのトランジスタとトレンチ２５ａ、２５ｂ内部の
シ−スプレ−トキャパシタ３１からなる一つのキャパシ
タとから構成されるメモリセルが形成される。このと
き、ビット線と平行な方向に隣接する二つのメモリセル
のトレンチ２５ａ、２５ｂ相互間に電気的に浮遊した拡
散層３７ａが同時に形成される。尚、前記拡散層３７ａ
は特に形成しなくても良い。
イオン注入されることにより、前記Ｐ型シリコン基板２
１にはソ−ス・ドレイン領域の拡散層３７が形成され
る。したがって、前記Ｐ型シリコン基板２１にはゲ−ト
電極３４及びソ−ス・ドレイン領域の拡散層３７からな
る一つのトランジスタとトレンチ２５ａ、２５ｂ内部の
シ−スプレ−トキャパシタ３１からなる一つのキャパシ
タとから構成されるメモリセルが形成される。このと
き、ビット線と平行な方向に隣接する二つのメモリセル
のトレンチ２５ａ、２５ｂ相互間に電気的に浮遊した拡
散層３７ａが同時に形成される。尚、前記拡散層３７ａ
は特に形成しなくても良い。
【００２８】この後、前記レジストパタ−ン３５は除去
される。この後、図示せぬビット線及び配線が形成さ
れ、ダイナミックＲＡＭが完成される。図５は、図１に
示す５−５線に沿った断面図である。Ｐ型シリコン基板
２１には第１乃至第３のトレンチ２５ａ〜２５ｃが設け
られている。前記第１及び第２のトレンチ２５ａ、２５
ｂの相互間且つＰ型シリコン基板２１の表面上には第２
の素子分離酸化膜４０が設けられている。前記第２及び
第３のトレンチ２５ｂ、２５ｃの相互間且つＰ型シリコ
ン基板２１の表面上には前記第２の素子分離酸化膜４０
より厚い第１の素子分離酸化膜２３が設けられている。
される。この後、図示せぬビット線及び配線が形成さ
れ、ダイナミックＲＡＭが完成される。図５は、図１に
示す５−５線に沿った断面図である。Ｐ型シリコン基板
２１には第１乃至第３のトレンチ２５ａ〜２５ｃが設け
られている。前記第１及び第２のトレンチ２５ａ、２５
ｂの相互間且つＰ型シリコン基板２１の表面上には第２
の素子分離酸化膜４０が設けられている。前記第２及び
第３のトレンチ２５ｂ、２５ｃの相互間且つＰ型シリコ
ン基板２１の表面上には前記第２の素子分離酸化膜４０
より厚い第１の素子分離酸化膜２３が設けられている。
【００２９】前記トレンチ２５ａ〜２５ｃの内にはプレ
−ト電極２８、キャパシタ絶縁膜２９及びストレ−ジノ
−ド電極３０からなるシ−スプレ−トキャパシタ３１が
形成されている。
−ト電極２８、キャパシタ絶縁膜２９及びストレ−ジノ
−ド電極３０からなるシ−スプレ−トキャパシタ３１が
形成されている。
【００３０】上記実施例によれば、Ｐ型シリコン基板２
１の表面上にビット線に平行な複数のライン状の第１の
素子分離酸化膜２３を形成している。この第１の素子分
離酸化膜２３をこのような形状にすることにより、素子
分離パタ−ン２２からの変換差を一定にすることができ
る。これにより、半導体記憶装置を微細化することがで
きるとともに、製造工程における制御性を向上させるこ
とができる。したがって、製品の歩留まりを向上させる
ことができる。さらに、第１の素子分離酸化膜２３に対
する素子分離パタ−ン２２の位相シフトマスクの製造が
容易となり、一層の微細化を達成することができる。
１の表面上にビット線に平行な複数のライン状の第１の
素子分離酸化膜２３を形成している。この第１の素子分
離酸化膜２３をこのような形状にすることにより、素子
分離パタ−ン２２からの変換差を一定にすることができ
る。これにより、半導体記憶装置を微細化することがで
きるとともに、製造工程における制御性を向上させるこ
とができる。したがって、製品の歩留まりを向上させる
ことができる。さらに、第１の素子分離酸化膜２３に対
する素子分離パタ−ン２２の位相シフトマスクの製造が
容易となり、一層の微細化を達成することができる。
【００３１】また、第１の素子分離酸化膜２３の相互間
且つＰ型シリコン基板２１に、両わきが前記第１の素子
分離酸化膜２３に掛かるようなトレンチ２５ａ〜２５ｃ
を形成し、このトレンチ２５ａ〜２５ｃ内にシ−スプレ
−トキャパシタ３１を形成し、前記第１の素子分離酸化
膜２３の相互間且つ前記Ｐ型シリコン基板２１の表面上
に前記第１の素子分離酸化膜２３より厚さが薄い第２の
素子分離酸化膜４０を形成している。つまり、第１の素
子分離酸化膜２３の相互間における素子分離領域には第
１の素子分離酸化膜２３より厚さが薄い第２の素子分離
酸化膜４０を形成している。このため、この第２の素子
分離領域３２の上に位置する通過ワ−ド線３９と素子領
域の上に位置するワ−ド線３８との間に段差が生じるこ
とがない。したがって、この通過ワ−ド線３９にマスク
からの変換差が生じることがないため、通過ワ−ド線３
９が設計値より細くなることがない。この結果、デバイ
スとしてのパフォ−マンスを従来品より向上させること
ができる。
且つＰ型シリコン基板２１に、両わきが前記第１の素子
分離酸化膜２３に掛かるようなトレンチ２５ａ〜２５ｃ
を形成し、このトレンチ２５ａ〜２５ｃ内にシ−スプレ
−トキャパシタ３１を形成し、前記第１の素子分離酸化
膜２３の相互間且つ前記Ｐ型シリコン基板２１の表面上
に前記第１の素子分離酸化膜２３より厚さが薄い第２の
素子分離酸化膜４０を形成している。つまり、第１の素
子分離酸化膜２３の相互間における素子分離領域には第
１の素子分離酸化膜２３より厚さが薄い第２の素子分離
酸化膜４０を形成している。このため、この第２の素子
分離領域３２の上に位置する通過ワ−ド線３９と素子領
域の上に位置するワ−ド線３８との間に段差が生じるこ
とがない。したがって、この通過ワ−ド線３９にマスク
からの変換差が生じることがないため、通過ワ−ド線３
９が設計値より細くなることがない。この結果、デバイ
スとしてのパフォ−マンスを従来品より向上させること
ができる。
【００３２】
【発明の効果】以上説明したようにこの発明によれば、
半導体基板の表面上にビット線に平行な複数のライン状
の第１の素子分離酸化膜を形成し、この第１の素子分離
酸化膜の相互間且つ前記半導体基板の表面上に前記第１
の素子分離酸化膜より厚さが薄い第２の素子分離酸化膜
を形成している。したがって、デバイスとしてのパフォ
−マンスを向上させ、微細化に適した半導体記憶装置を
提供できるとともに、製造工程における制御性を向上さ
せ、製品の歩留まりを向上させた半導体記憶装置の製造
方法を提供することができる。
半導体基板の表面上にビット線に平行な複数のライン状
の第１の素子分離酸化膜を形成し、この第１の素子分離
酸化膜の相互間且つ前記半導体基板の表面上に前記第１
の素子分離酸化膜より厚さが薄い第２の素子分離酸化膜
を形成している。したがって、デバイスとしてのパフォ
−マンスを向上させ、微細化に適した半導体記憶装置を
提供できるとともに、製造工程における制御性を向上さ
せ、製品の歩留まりを向上させた半導体記憶装置の製造
方法を提供することができる。
【図１】この発明の半導体記憶装置を示すものであり、
主要レイヤ−のレイアウトを示す平面図。
主要レイヤ−のレイアウトを示す平面図。
【図２】この発明の半導体記憶装置の製造方法における
第１の工程を示すものであり、図１に示す２−２線に沿
った部分の第１の工程終了後の断面図。
第１の工程を示すものであり、図１に示す２−２線に沿
った部分の第１の工程終了後の断面図。
【図３】この発明の半導体記憶装置の製造方法における
第１の工程を示すものであり、図１に示す３−３線に沿
った部分の第１の工程終了後の断面図。
第１の工程を示すものであり、図１に示す３−３線に沿
った部分の第１の工程終了後の断面図。
【図４】この発明の半導体記憶装置の製造方法における
第２の工程を示すものであり、図１に示す４−４線に沿
った部分の第２の工程終了後の断面図。
第２の工程を示すものであり、図１に示す４−４線に沿
った部分の第２の工程終了後の断面図。
【図５】この発明の図１に示す５−５線に沿った断面
図。
図。
【図６】従来の半導体記憶装置を示すものであり、主要
レイヤ−のレイアウトを示す平面図。
レイヤ−のレイアウトを示す平面図。
【図７】従来の半導体記憶装置の製造方法における第１
の工程を示すものであり、図６に示す７−７線に沿った
部分の第１の工程終了後の断面図。
の工程を示すものであり、図６に示す７−７線に沿った
部分の第１の工程終了後の断面図。
【図８】従来の半導体記憶装置の製造方法における第１
の工程を示すものであり、図６に示す８−８線に沿った
部分の第１の工程終了後の断面図。
の工程を示すものであり、図６に示す８−８線に沿った
部分の第１の工程終了後の断面図。
【図９】従来の半導体記憶装置の製造方法における第２
の工程を示すものであり、図６に示す９−９線に沿った
断面図。
の工程を示すものであり、図６に示す９−９線に沿った
断面図。
21…Ｐ型シリコン基板、22…素子分離パタ−ン、23…第
１の素子分離酸化膜、24…トレンチパタ−ン、25a …第
１のトレンチ、25b …第２のトレンチ、25c …第３のト
レンチ、26…ＳｉＯ2 膜、27…拡散層プレ−ト、28…プ
レ−ト電極、29…キャパシタ絶縁膜、30…ストレ−ジノ
−ド電極、31…シ−スプレ−トキャパシタ（ＨＳＰ
Ｃ）、32…酸化膜、33…ゲ−ト絶縁膜、34…ゲ−ト電
極、34a …ポリシリコン膜、35…レジストパタ−ン、35
a …レジスト、36…ワ−ド線パタ−ン、37…ソ−ス・ド
レイン領域の拡散層、37a …浮遊した拡散層、38…ワ−
ド線、39…通過ワ−ド線、40…第２の素子分離酸化膜。
１の素子分離酸化膜、24…トレンチパタ−ン、25a …第
１のトレンチ、25b …第２のトレンチ、25c …第３のト
レンチ、26…ＳｉＯ2 膜、27…拡散層プレ−ト、28…プ
レ−ト電極、29…キャパシタ絶縁膜、30…ストレ−ジノ
−ド電極、31…シ−スプレ−トキャパシタ（ＨＳＰ
Ｃ）、32…酸化膜、33…ゲ−ト絶縁膜、34…ゲ−ト電
極、34a …ポリシリコン膜、35…レジストパタ−ン、35
a …レジスト、36…ワ−ド線パタ−ン、37…ソ−ス・ド
レイン領域の拡散層、37a …浮遊した拡散層、38…ワ−
ド線、39…通過ワ−ド線、40…第２の素子分離酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｓ
Claims (3)
- 【請求項１】 半導体基板の表面上に形成されたビット
線に平行な複数のライン状の第１の素子分離酸化膜と、 前記第１の素子分離酸化膜の相互間且つ前記半導体基板
に形成された両わきが前記第１の素子分離酸化膜に掛か
るようなトレンチと、 前記トレンチ内に形成されたキャパシタと、 前記第１の素子分離酸化膜の相互間且つ前記半導体基板
の表面上に形成された前記第１の素子分離酸化膜より厚
さが薄い第２の素子分離酸化膜と、 を具備することを特徴とする半導体記憶装置。 - 【請求項２】 半導体基板と、 前記半導体基板に設けられた第１乃至第３のトレンチ
と、 前記第１及び第２のトレンチの相互間且つ前記半導体基
板の表面上に設けられた第１の素子分離酸化膜と、 前記第２及び第３のトレンチの相互間且つ前記半導体基
板の表面上に設けられた前記第１の素子分離酸化膜より
厚い第２の素子分離酸化膜と、 を具備することを特徴とする半導体記憶装置。 - 【請求項３】 半導体基板の表面上にビット線に平行な
複数のライン状の第１の素子分離酸化膜を形成する工程
と、 前記第１の素子分離酸化膜の相互間且つ前記半導体基板
に、両わきが前記第１の素子分離酸化膜に掛かるように
トレンチを形成する工程と、 前記トレンチ内にキャパシタを形成する工程と、 前記第１の素子分離酸化膜の相互間且つ前記半導体基板
の表面上に、前記第１の素子分離酸化膜より厚さが薄い
第２の素子分離酸化膜を形成する工程と、 を具備することを特徴とする半導体記憶装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5278149A JP2974561B2 (ja) | 1993-11-08 | 1993-11-08 | 半導体記憶装置及びその製造方法 |
| KR1019940028610A KR950015787A (ko) | 1993-11-08 | 1994-11-02 | 반도체 기억장치 및 그 제조방법 |
| US08/334,396 US5521407A (en) | 1993-11-08 | 1994-11-03 | Semiconductor memory device having cell isolation structure |
| EP94117434A EP0652592A3 (en) | 1993-11-08 | 1994-11-04 | Semiconductor memory device and its manufacturing method. |
| US08/923,735 US6015731A (en) | 1993-11-08 | 1997-09-04 | Method of manufacturing a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5278149A JP2974561B2 (ja) | 1993-11-08 | 1993-11-08 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130874A true JPH07130874A (ja) | 1995-05-19 |
| JP2974561B2 JP2974561B2 (ja) | 1999-11-10 |
Family
ID=17593279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5278149A Expired - Fee Related JP2974561B2 (ja) | 1993-11-08 | 1993-11-08 | 半導体記憶装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5521407A (ja) |
| EP (1) | EP0652592A3 (ja) |
| JP (1) | JP2974561B2 (ja) |
| KR (1) | KR950015787A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036034A (ja) * | 1999-07-19 | 2001-02-09 | Hitachi Ltd | 半導体装置およびその製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3512936B2 (ja) * | 1996-02-23 | 2004-03-31 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US5770875A (en) * | 1996-09-16 | 1998-06-23 | International Business Machines Corporation | Large value capacitor for SOI |
| JP3749776B2 (ja) | 1997-02-28 | 2006-03-01 | 株式会社東芝 | 半導体装置 |
| JP3455097B2 (ja) * | 1997-12-04 | 2003-10-06 | 株式会社東芝 | ダイナミック型半導体記憶装置及びその製造方法 |
| US6034877A (en) | 1998-06-08 | 2000-03-07 | International Business Machines Corporation | Semiconductor memory array having sublithographic spacing between adjacement trenches and method for making the same |
| US6358791B1 (en) * | 1999-06-04 | 2002-03-19 | International Business Machines Corporation | Method for increasing a very-large-scale-integrated (VLSI) capacitor size on bulk silicon and silicon-on-insulator (SOI) wafers and structure formed thereby |
| US6693320B1 (en) * | 1999-08-30 | 2004-02-17 | Micron Technology, Inc. | Capacitor structures with recessed hemispherical grain silicon |
| US6326277B1 (en) | 1999-08-30 | 2001-12-04 | Micron Technology, Inc. | Methods of forming recessed hemispherical grain silicon capacitor structures |
| TW426947B (en) * | 1999-12-09 | 2001-03-21 | Mosel Vitelic Inc | Method of producing trench capacitor |
| JP4301227B2 (ja) * | 2005-09-15 | 2009-07-22 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法、電子機器並びにコンデンサー |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4384399A (en) * | 1978-03-20 | 1983-05-24 | Texas Instruments Incorporated | Method of making a metal programmable MOS read only memory device |
| US4422092A (en) * | 1979-09-17 | 1983-12-20 | Texas Instruments Incorporated | High coupling ratio electrically programmable ROM |
| US5237528A (en) * | 1982-11-04 | 1993-08-17 | Hitachi, Ltd. | Semiconductor memory |
| US5170234A (en) * | 1984-07-03 | 1992-12-08 | Texas Instruments Incorporated | High density dynamic RAM with trench capacitor |
| US4918502A (en) * | 1986-11-28 | 1990-04-17 | Hitachi, Ltd. | Semiconductor memory having trench capacitor formed with sheath electrode |
| US4855953A (en) * | 1987-02-25 | 1989-08-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having stacked memory capacitors and method for manufacturing the same |
| US5258321A (en) * | 1988-01-14 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method for semiconductor memory device having stacked trench capacitors and improved intercell isolation |
| JPH01274457A (ja) * | 1988-04-26 | 1989-11-02 | Seiko Instr Inc | 半導体装置の製造方法 |
| US4894697A (en) * | 1988-10-31 | 1990-01-16 | International Business Machines Corporation | Ultra dense dram cell and its method of fabrication |
| US5045489A (en) * | 1989-06-30 | 1991-09-03 | Texas Instruments Incorporated | Method of making a high-speed 2-transistor cell for programmable/EEPROM devices with separate read and write transistors |
| JPH0783066B2 (ja) * | 1989-08-11 | 1995-09-06 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH04348070A (ja) * | 1991-05-24 | 1992-12-03 | Texas Instr Japan Ltd | 半導体装置及びその製造方法 |
-
1993
- 1993-11-08 JP JP5278149A patent/JP2974561B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-02 KR KR1019940028610A patent/KR950015787A/ko not_active IP Right Cessation
- 1994-11-03 US US08/334,396 patent/US5521407A/en not_active Expired - Lifetime
- 1994-11-04 EP EP94117434A patent/EP0652592A3/en not_active Withdrawn
-
1997
- 1997-09-04 US US08/923,735 patent/US6015731A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036034A (ja) * | 1999-07-19 | 2001-02-09 | Hitachi Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0652592A3 (en) | 1995-07-12 |
| US6015731A (en) | 2000-01-18 |
| KR950015787A (ko) | 1995-06-17 |
| EP0652592A2 (en) | 1995-05-10 |
| US5521407A (en) | 1996-05-28 |
| JP2974561B2 (ja) | 1999-11-10 |
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