JPH07130874A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH07130874A JPH07130874A JP5278149A JP27814993A JPH07130874A JP H07130874 A JPH07130874 A JP H07130874A JP 5278149 A JP5278149 A JP 5278149A JP 27814993 A JP27814993 A JP 27814993A JP H07130874 A JPH07130874 A JP H07130874A
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
とともに、製造工程における制御性を向上させ、製品の
歩留まりを向上させる。 【構成】P型シリコン基板21の表面上にビット線に平行
な複数のライン状の第1の素子分離酸化膜23を形成し、
この第1の素子分離酸化膜23の相互間且つ前記P型シリ
コン基板に、両わきが前記第1の素子分離酸化膜23に掛
かるようにトレンチを形成し、このトレンチ内にシ−ス
プレ−トキャパシタ31を形成し、前記第1の素子分離酸
化膜23の相互間且つ前記P型シリコン基板の表面上に、
前記第1の素子分離酸化膜23より厚さが薄い第2の素子
分離酸化膜40を形成している。従って、デバイスとして
のパフォ−マンスを向上できるとともに、製造工程にお
ける制御性を向上させ、製品の歩留まりを向上させるこ
とができる。
Description
その製造方法に係わり、特に高集積大容量ダイナミック
RAM(Random Access read write Memory) のパタ−ン
レイアウトに関する。
3年で4倍という著しい速度で進んでいる。これに伴
い、充分なキャパシタ容量を小さい面積に集積すべくト
レンチ内部にキャパシタを形成した構造が提案されてい
る。その一例として、IEEE TRANSACTIONS ON ELECTRON
DEVICES, VOL.35,NO.8,1988,P.1257に記載されたHSP
C(Half-Vcc sheath-plate capacitor) セルを有するダ
イナミックRAMが挙げられる。
であり、主要レイヤ−のレイアウトを示す平面図であ
る。図7乃至図9は、従来の半導体記憶装置の製造方法
を示すものである。図7は、第1の工程を示すものであ
り、図6に示す7−7線に沿った部分の第1の工程終了
後の断面図である。図8は、第1の工程を示すものであ
り、図6に示す8−8線に沿った部分の第1の工程終了
後の断面図である。図9は、第2の工程を示すものであ
り、図6に示す9−9線に沿った断面図である。
リコン基板1の表面上には図6に示す素子分離パタ−ン
2のマスクを用いてLOCOS(Local Oxidation of Si
licon)法により素子分離酸化膜3が設けられる。
は図示せぬシリコン窒化膜が設けられ、このシリコン窒
化膜は前記素子分離パタ−ン2をマスクとしてエッチン
グされる。次に、前記エッチングにより露出されたP型
シリコン基板1の表面は、熱酸化されることにより素子
分離酸化膜3が形成される。この際、この素子分離酸化
膜3における前記素子分離パタ−ン2からの変換差が、
素子分離酸化膜3のパタ−ン形状によって異なる。具体
的には、図7に示す素子分離酸化膜3の変換差ΔL1
は、図8に示す素子分離酸化膜3の変換差ΔL2 より大
きくなる。
図9に示すように、P型シリコン基板1には上記IEEE T
RANSACTIONS ON ELECTRON DEVICES に記載された方法に
よってシ−スプレ−トキャパシタ(HSPC)11が形
成される。
6に示すトレンチパタ−ン4を用いて深さが3μm程度
のトレンチ5が形成される。この際、前記トレンチ5は
素子分離酸化膜3の一部を貫通している。次に、前記ト
レンチ5の側壁のみにSiO2 膜6が形成される。この
後、前記トレンチ5の底部には拡散層プレ−ト7が形成
され、トレンチ5の内にはポリシリコンがシ−ス型に加
工されたプレ−ト電極8が形成される。次に、このプレ
−ト電極8の内および上にはキャパシタ絶縁膜9が形成
される。この後、前記トレンチ5はポリシリコンにより
埋め込まれる。これにより、トレンチ5内にはストレ−
ジノ−ド電極10が形成される。このようにして、プレ
−ト電極8、キャパシタ絶縁膜9及びストレ−ジノ−ド
電極10からなるシ−スプレ−トキャパシタ11が形成
される。
上には選択的に酸化膜12が形成される。次に、前記P
型シリコン基板1の表面上にはゲ−ト絶縁膜13が形成
される。
及び素子分離酸化膜3の上にはポリシリコン膜14aが
堆積され、このポリシリコン膜14aの上にはレジスト
15aが塗布される。この後、このレジスト15aが図
6に示すワ−ド線パタ−ン16をマスクとしてパタ−ニ
ングされることにより、前記ポリシリコン膜14aの上
にはレジストパタ−ン15が形成される。このレジスト
パタ−ン15をマスクとしてエッチングされることによ
り、前記ポリシリコン膜14aからなるゲ−ト電極14
が形成される。次に、このゲ−ト電極14をマスクとし
てイオン注入されることにより、前記P型シリコン基板
1にはソ−ス・ドレイン領域の拡散層17が形成され
る。この後、前記レジストパタ−ン15は除去される。
次に、図示せぬビット線及び配線が形成され、ダイナミ
ックRAMが完成される。
半導体記憶装置及びその製造方法では、P型シリコン基
板1の表面上に図6に示す素子分離パタ−ン2によって
素子分離酸化膜3を形成している。この素子分離酸化膜
3の形状によって、素子分離酸化膜3における素子分離
パタ−ン2からの変換差ΔL1 、ΔL2 が異なる。この
ため、従来の半導体記憶装置では微細化に対して不適当
であるとともに、製造工程における制御性が低下し、こ
れに伴い製造された製品の歩留まりも著しく低下する。
相シフトマスクを製造することが困難であるため、微細
素子に不向きであるという問題がある。また、図9に示
すように、ゲ−ト電極14を形成した際、ワ−ド線18
と素子分離酸化膜3の上に位置する通過ワ−ド線19と
の間に段差が生じるため、この通過ワ−ド線19にのみ
マスクからの変換差ΔL3 が生じる。これにより、通過
ワ−ド線19は設計値より細くなってしまう。この結
果、配線抵抗が高くなるなどデバイスとしてのパフォ−
マンスが悪化することがある。
されたものであり、その目的は、デバイスとしてのパフ
ォ−マンスを向上させ、微細化に適した半導体記憶装置
を提供するとともに、製造工程における制御性を向上さ
せ、製品の歩留まりを向上させた半導体記憶装置の製造
方法を提供することにある。
解決するため、半導体基板の表面上に形成されたビット
線に平行な複数のライン状の第1の素子分離酸化膜と、
前記第1の素子分離酸化膜の相互間且つ前記半導体基板
に形成された両わきが前記第1の素子分離酸化膜に掛か
るようなトレンチと、前記トレンチ内に形成されたキャ
パシタと、前記第1の素子分離酸化膜の相互間且つ前記
半導体基板の表面上に形成された前記第1の素子分離酸
化膜より厚さが薄い第2の素子分離酸化膜と、を具備す
ることを特徴としている。
けられた第1乃至第3のトレンチと、前記第1及び第2
のトレンチの相互間且つ前記半導体基板の表面上に設け
られた第1の素子分離酸化膜と、前記第2及び第3のト
レンチの相互間且つ前記半導体基板の表面上に設けられ
た前記第1の素子分離酸化膜より厚い第2の素子分離酸
化膜と、を具備することを特徴としている。
行な複数のライン状の第1の素子分離酸化膜を形成する
工程と、前記第1の素子分離酸化膜の相互間且つ前記半
導体基板に、両わきが前記第1の素子分離酸化膜に掛か
るようにトレンチを形成する工程と、前記トレンチ内に
キャパシタを形成する工程と、前記第1の素子分離酸化
膜の相互間且つ前記半導体基板の表面上に、前記第1の
素子分離酸化膜より厚さが薄い第2の素子分離酸化膜を
形成する工程と、を具備することを特徴としている。
平行な複数のライン状の第1の素子分離酸化膜を形成し
ている。この第1の素子分離酸化膜をこのような形状に
することにより、素子分離パタ−ンからの変換差を一定
にすることができる。この結果、半導体記憶装置を微細
化することができるとともに、製造工程における制御性
を向上させることができる。したがって、製品の歩留ま
りを向上させることができる。さらに、第1の素子分離
酸化膜に対する素子分離パタ−ンの位相シフトマスクの
製造が容易となり、一層の微細化を達成することができ
る。
半導体基板に、両わきが前記第1の素子分離酸化膜に掛
かるようなトレンチを形成し、このトレンチ内にキャパ
シタを形成し、前記第1の素子分離酸化膜の相互間且つ
前記半導体基板の表面上に前記第1の素子分離酸化膜よ
り厚さが薄い第2の素子分離酸化膜を形成している。つ
まり、第1の素子分離酸化膜の相互間における素子分離
領域には第1の素子分離酸化膜より厚さが薄い第2の素
子分離酸化膜を形成している。このため、この第2の素
子分離領域の上に位置する通過ワ−ド線と素子領域の上
に位置するワ−ド線との間に段差が生じることがない。
したがって、この通過ワ−ド線が設計値より細くなるこ
とがない。この結果、デバイスとしてのパフォ−マンス
を従来品より向上させることができる。
ついて説明する。図1は、この発明の半導体記憶装置を
示すものであり、主要レイヤ−のレイアウトを示す平面
図である。
置の製造方法を示すものである。図2は、第1の工程を
示すものであり、図1に示す2−2線に沿った部分の第
1の工程終了後の断面図である。図3は、第1の工程を
示すものであり、図1に示す3−3線に沿った部分の第
1の工程終了後の断面図である。図4は、第2の工程を
示すものであり、図1に示す4−4線に沿った部分の第
2の工程終了後の断面図である。
リコン基板21の表面上には図1に示すライン/スペ−
ス状に配置された素子分離パタ−ン22のマスクを用い
てLOCOS法により第1の素子分離酸化膜23が設け
られる。
には図示せぬシリコン窒化膜が設けられ、このシリコン
窒化膜は前記素子分離パタ−ン22をマスクとしてエッ
チングされる。次に、前記エッチングにより露出された
P型シリコン基板21の表面は、熱酸化されることによ
り図示せぬビット線と平行なライン状の第1の素子分離
酸化膜23が形成される。
窒化膜は除去され、P型シリコン基板21にはシ−スプ
レ−トキャパシタ(HSPC)31が形成される。すな
わち、前記P型シリコン基板21には図1に示すトレン
チパタ−ン24を用いて深さが3μm程度の第1及び第
2のトレンチ25a、25bが形成される。この際、前
記トレンチ25a、25bは図1に示す両わきの第1の
素子分離酸化膜23に掛かるように位置しており、トレ
ンチ25a、25bは第1の素子分離酸化膜23の一部
を貫通している。
のみにSiO2 膜26が形成される。この後、前記トレ
ンチ25a、25bの底部には拡散層プレ−ト27が形
成され、トレンチ25a、25bの内にはポリシリコン
がシ−ス型に加工されたプレ−ト電極28が形成され
る。
にはキャパシタ絶縁膜29が形成される。この後、前記
トレンチ25a、25bはポリシリコンにより埋め込ま
れる。これにより、トレンチ25a、25b内にはスト
レ−ジノ−ド電極30が形成される。このようにして、
プレ−ト電極28、キャパシタ絶縁膜29及びストレ−
ジノ−ド電極30からなるシ−スプレ−トキャパシタ3
1が形成される。
上には選択的に酸化膜32が形成される。次に、前記P
型シリコン基板21の表面上にはゲ−ト絶縁膜33が形
成される。これと同時に、トレンチ25a、25bとの
間に第2の素子分離酸化膜40が形成される。この第2
の素子分離酸化膜40は、トレンチ形成前に形成された
酸化膜を除去せずに形成することも可能で、いずれの場
合も、第1の素子分離酸化膜23より薄く形成される。
2の上にはポリシリコン膜34aが堆積され、このポリ
シリコン膜34aの上にはレジスト35aが塗布され
る。この後、このレジスト35aが図1に示すワ−ド線
パタ−ン36をマスクとしてパタ−ニングされることに
より、前記ポリシリコン膜34aの上にはレジストパタ
−ン35が形成される。このレジストパタ−ン35をマ
スクとしてエッチングされることにより、前記ポリシリ
コン膜34aからなるゲ−ト電極34、ワ−ド線38及
び通過ワ−ド線39が形成される。この通過ワ−ド線3
9は酸化膜32の上に位置しており、前記ワ−ド線38
はゲ−ト絶縁膜33の上に位置している。
イオン注入されることにより、前記P型シリコン基板2
1にはソ−ス・ドレイン領域の拡散層37が形成され
る。したがって、前記P型シリコン基板21にはゲ−ト
電極34及びソ−ス・ドレイン領域の拡散層37からな
る一つのトランジスタとトレンチ25a、25b内部の
シ−スプレ−トキャパシタ31からなる一つのキャパシ
タとから構成されるメモリセルが形成される。このと
き、ビット線と平行な方向に隣接する二つのメモリセル
のトレンチ25a、25b相互間に電気的に浮遊した拡
散層37aが同時に形成される。尚、前記拡散層37a
は特に形成しなくても良い。
される。この後、図示せぬビット線及び配線が形成さ
れ、ダイナミックRAMが完成される。図5は、図1に
示す5−5線に沿った断面図である。P型シリコン基板
21には第1乃至第3のトレンチ25a〜25cが設け
られている。前記第1及び第2のトレンチ25a、25
bの相互間且つP型シリコン基板21の表面上には第2
の素子分離酸化膜40が設けられている。前記第2及び
第3のトレンチ25b、25cの相互間且つP型シリコ
ン基板21の表面上には前記第2の素子分離酸化膜40
より厚い第1の素子分離酸化膜23が設けられている。
−ト電極28、キャパシタ絶縁膜29及びストレ−ジノ
−ド電極30からなるシ−スプレ−トキャパシタ31が
形成されている。
1の表面上にビット線に平行な複数のライン状の第1の
素子分離酸化膜23を形成している。この第1の素子分
離酸化膜23をこのような形状にすることにより、素子
分離パタ−ン22からの変換差を一定にすることができ
る。これにより、半導体記憶装置を微細化することがで
きるとともに、製造工程における制御性を向上させるこ
とができる。したがって、製品の歩留まりを向上させる
ことができる。さらに、第1の素子分離酸化膜23に対
する素子分離パタ−ン22の位相シフトマスクの製造が
容易となり、一層の微細化を達成することができる。
且つP型シリコン基板21に、両わきが前記第1の素子
分離酸化膜23に掛かるようなトレンチ25a〜25c
を形成し、このトレンチ25a〜25c内にシ−スプレ
−トキャパシタ31を形成し、前記第1の素子分離酸化
膜23の相互間且つ前記P型シリコン基板21の表面上
に前記第1の素子分離酸化膜23より厚さが薄い第2の
素子分離酸化膜40を形成している。つまり、第1の素
子分離酸化膜23の相互間における素子分離領域には第
1の素子分離酸化膜23より厚さが薄い第2の素子分離
酸化膜40を形成している。このため、この第2の素子
分離領域32の上に位置する通過ワ−ド線39と素子領
域の上に位置するワ−ド線38との間に段差が生じるこ
とがない。したがって、この通過ワ−ド線39にマスク
からの変換差が生じることがないため、通過ワ−ド線3
9が設計値より細くなることがない。この結果、デバイ
スとしてのパフォ−マンスを従来品より向上させること
ができる。
半導体基板の表面上にビット線に平行な複数のライン状
の第1の素子分離酸化膜を形成し、この第1の素子分離
酸化膜の相互間且つ前記半導体基板の表面上に前記第1
の素子分離酸化膜より厚さが薄い第2の素子分離酸化膜
を形成している。したがって、デバイスとしてのパフォ
−マンスを向上させ、微細化に適した半導体記憶装置を
提供できるとともに、製造工程における制御性を向上さ
せ、製品の歩留まりを向上させた半導体記憶装置の製造
方法を提供することができる。
主要レイヤ−のレイアウトを示す平面図。
第1の工程を示すものであり、図1に示す2−2線に沿
った部分の第1の工程終了後の断面図。
第1の工程を示すものであり、図1に示す3−3線に沿
った部分の第1の工程終了後の断面図。
第2の工程を示すものであり、図1に示す4−4線に沿
った部分の第2の工程終了後の断面図。
図。
レイヤ−のレイアウトを示す平面図。
の工程を示すものであり、図6に示す7−7線に沿った
部分の第1の工程終了後の断面図。
の工程を示すものであり、図6に示す8−8線に沿った
部分の第1の工程終了後の断面図。
の工程を示すものであり、図6に示す9−9線に沿った
断面図。
1の素子分離酸化膜、24…トレンチパタ−ン、25a …第
1のトレンチ、25b …第2のトレンチ、25c …第3のト
レンチ、26…SiO2 膜、27…拡散層プレ−ト、28…プ
レ−ト電極、29…キャパシタ絶縁膜、30…ストレ−ジノ
−ド電極、31…シ−スプレ−トキャパシタ(HSP
C)、32…酸化膜、33…ゲ−ト絶縁膜、34…ゲ−ト電
極、34a …ポリシリコン膜、35…レジストパタ−ン、35
a …レジスト、36…ワ−ド線パタ−ン、37…ソ−ス・ド
レイン領域の拡散層、37a …浮遊した拡散層、38…ワ−
ド線、39…通過ワ−ド線、40…第2の素子分離酸化膜。
Claims (3)
- 【請求項1】 半導体基板の表面上に形成されたビット
線に平行な複数のライン状の第1の素子分離酸化膜と、 前記第1の素子分離酸化膜の相互間且つ前記半導体基板
に形成された両わきが前記第1の素子分離酸化膜に掛か
るようなトレンチと、 前記トレンチ内に形成されたキャパシタと、 前記第1の素子分離酸化膜の相互間且つ前記半導体基板
の表面上に形成された前記第1の素子分離酸化膜より厚
さが薄い第2の素子分離酸化膜と、 を具備することを特徴とする半導体記憶装置。 - 【請求項2】 半導体基板と、 前記半導体基板に設けられた第1乃至第3のトレンチ
と、 前記第1及び第2のトレンチの相互間且つ前記半導体基
板の表面上に設けられた第1の素子分離酸化膜と、 前記第2及び第3のトレンチの相互間且つ前記半導体基
板の表面上に設けられた前記第1の素子分離酸化膜より
厚い第2の素子分離酸化膜と、 を具備することを特徴とする半導体記憶装置。 - 【請求項3】 半導体基板の表面上にビット線に平行な
複数のライン状の第1の素子分離酸化膜を形成する工程
と、 前記第1の素子分離酸化膜の相互間且つ前記半導体基板
に、両わきが前記第1の素子分離酸化膜に掛かるように
トレンチを形成する工程と、 前記トレンチ内にキャパシタを形成する工程と、 前記第1の素子分離酸化膜の相互間且つ前記半導体基板
の表面上に、前記第1の素子分離酸化膜より厚さが薄い
第2の素子分離酸化膜を形成する工程と、 を具備することを特徴とする半導体記憶装置の製造方
法。
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