KR950015787A - 반도체 기억장치 및 그 제조방법 - Google Patents
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Abstract
〔목적〕 본 발명은 디바이스로서의 성능을 향상시킴과 더불어, 제조공정에서의 제어성을 향성시키고, 제품의 수율을 향상시킨다.
〔구성〕 P형 실리콘기판의 표면상에 도시하지 않은 비트선과 평행한 복수의 선모양의 제1소자분리산화막(23)을 형성하고, 이 제1소자분리산화막(23)의 상호간 및 P형 반도체기판에 양옆이 상기 제1소자 분리신호막(23)에 걸치도록 트렌치를 형성하며 이 트렌치 내에 캐패시터를 형성하고 상기 제1소자분리 산화막(23)의 상호간 및 상기 p형 반도체기판의 표면상에 상기 제1소자분리산화막(23)보다 두께가 얇은 제2소자분리산화막을 형성하고 있다. 따라서. 디바이스로서의 성능을 향상시킴과 더불어, 제조공정에서의 제어성을 향상시키고, 제품의 수율을 향상시킬 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 반도체 기억장치를 나타낸 것으로, 주요영역의 레이아웃을 나타낸 평면도.
Claims (3)
- 반도체기판(21)의 표면상에 형성된 비트선과 평행한 복수의 선모양의 제1소자분리산화막(23)과, 이 제1소자분리산화막(23)의 상호간 및 상기 반도체기판(21)에 형성된 양옆이 상기 제1소자분리산화막(21)에 걸치는 트렌치(25c), 이 트렌티 (25c)내에 형성된 캐패시터 및, 상기 제1소자분리산화막(23)의 상호간 및 상기 반도체기판(21)의 표면상에 형성된 상기 제1소자분리산화막(23)보다 두께가 얇은 제2소자분리산화막(40)을 구비한 것을 특징으로 하는 반도체 기억장치.
- 반도체기판과(21)과, 이 반도체기판(21)에 설치된 제1~제3트렌치 (25a,25b,25c), 상기 제1 및 제2트렌치(25a,25b)의 상호간 및 상기 반도체기판(21)의 표면상에 설치된 제1소자분리산화막(40) 및, 상기 제2 및 제3트렌치(25b, 25c)의 상호간 및 상기 반도체기판(21)의 표면상에 설치된 상기 제1소자분리산화막(40)보다 두꺼운 제2소자분리산화막(23)을 구비한 것을 특징으로 하는 반도체 기억장치.
- 반도체기판의 표면상에 비트선과 평행한 복수의 선모양의 제1소자분리산화막을 형성하는 공정과, 상기 제1소자분리산화막의 상호간 및 상기 반도체기판에 양옆이 상기 제1소자분리산화막에 걸치도록 트렌치를 형성하는 공정, 상기 트렌치내에 캐패시터를 형성하는 공정 및, 상기 제1소자분리산화막의 상호간 및 상기 반도체기판의 표면상에 상기 제1소자분리산화막보다 두께가 얇은 제2소자분리산화막을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 기억장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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