KR930011235A - 표면적이 증대된 전하저장전극 제조방법 - Google Patents
표면적이 증대된 전하저장전극 제조방법 Download PDFInfo
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- 238000003860 storage Methods 0.000 title claims description 22
- 238000000034 method Methods 0.000 title claims 24
- 238000004519 manufacturing process Methods 0.000 title claims 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 48
- 229910052710 silicon Inorganic materials 0.000 claims description 48
- 239000010703 silicon Substances 0.000 claims description 48
- 238000009792 diffusion process Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 3
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims 10
- 238000000151 deposition Methods 0.000 claims 4
- 238000005530 etching Methods 0.000 claims 2
- 238000000059 patterning Methods 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 1
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1a 도 내지 제 1g 도는 종래 기술에 의해 FIN 구조의 전하저장전극을 형성하는 단계를 도시한 단면도.
제 2a 도 내지 제 2d 도는 본 발명에 제 1 실시예에 의해 FIN 구조의 전하저장전극을 형성하는 단계를 도시한 단면도.
제 3a 도 내지 제 3d 도는 본 발명 제 2 실시예에 의해 원통형 구조의 전하저장전극을 형성하는 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 게이트전극
5 : 소오스/드레인 확산영역 6 : 절연층 스페이서
7 : BPSG층 8 : 질화막
9 : 산화막 10, 13 : 포토레지스트층
11 : 콘택홈 12 : 실리콘층
12A, 12B : 전하저장전극 21, 32 : 제 1 실리콘층
22, 33 : 제 2 실리콘층 23, 34 : 제 3 실리콘층
24 : 포토레지스트층 25A, 25B : 전하저장전극
30 : 콘택패드용 폴리실리콘층 31 : CVD 산화막
35A, 35B : 전하저장전극
Claims (8)
- 실리콘 기판 상부에 MOS 트랜지스터를 형성하고 MOS트랜지스터의 소오스 확산영역에 접속된 FIN구조의 전하저장전극을 갖는 DRAM셀 제조방법에 있어서, MOS트랜지스터 상부에 두꺼운 BPSG층, 질화막 및 산화막을 예정된 두께로 적층하고, 소오스 확산영역이 노출된 콘택홈을 형성하는 단계와, 전체구조 상부에 제 1 실리콘층, 제 2실리콘층 및 제 3 실리콘층을 예정된 두께로 형성한 다음 예정된 열처리 공정으로제 3 실리콘층 표면에 반구형 그레인을 형성하는 단계와, 패턴공정으로 제 3 실리콘층, 제 2 실리콘층 및 제 1 실리콘층의 예정부분을 식각하여 FIN 구조의 전하저장전극을 형성한 다음, 하부의 산화막을 제거하여 제 1 실리콘층의 일부 저면을 노출시키는 단계와, 예정된 열처리 공정으로 전하저장전극의 노출된 제 1 실리콘층 저면에 반구형 그레인을 형성하는 단계로 이루어지는 것을 특징으로 하는 표면적이 증대된 전하저장전극 제조방법.
- 제 1 항에 있어서, 상기 제 1 실리콘층 및 제 3 실리콘층을 증착한 다음 예정된 열처리 공정을 실시하면 노출되는 제 1 실리콘층 또는 제 3 실리콘층 표면에 반구형 그레인이 형성되도록 제 1 및 제 3 실리콘층을 예정된 온도, 진공상태, 분위기 개스 조건에서 증착하는 것을 특징으로 하는 표면적이 증대된 전하저장전극 제조방법.
- 제 1 항에 있어서, 상기 제 2 실리콘층을 증착한 다음, 예정된 열처리 공정을 실시하여도 제 2 실리콘층에는 반구형 그레인이 형성되지 않도록 제 2 실리콘을 예정된 온도, 진공상태, 분위기 개스 조건에서 증착하는 것을 특징으로 하는 표면적이 증대된 전하저장전극 제조방법.
- 제 1 항에 있어서, 상기 제 1 실리콘층, 제 2 실리콘층 및 제 3 실리콘층을 예정된 두께로 형성한 후 패턴공정으로 FIN구조의 전하저장전극을 형성하고, 하부의 산화막을 제거한 다음, 예정된 열처리 공정으로 전하저장전극의 노출된 제 1 실리콘층 저면과 제 1 실리콘층 표면에 반구형 그레인을 형성하는 표면적이 증대된 전하저장전극 제조방법.
- 실리콘 기판에 상부에 MOS 트랜지스터를 형성하고 MOS트랜지스터의 소오스 확산영역에 접속된 FIN구조의전하저장전극을 갖는 DRAM셀 제조방법에 있어서, MOS 트랜지스터의 소오스확산영역에 접속된 콘택패드용 폴리실리콘층을 형성한 후 패턴공정으로 콘택패드를 형성하는 단계와 , 전체구조 상부에 두꺼운 CVD 산화막을 형성한 후의 하부의 콘택패드가 노출되는 콘택홈을 형성하는 단계와 , 제 1 실리콘층, 제 2 실리콘층, 제 3 실리콘층을 예정된 두께로 적층한 다음, 에정된 온도에서 열처리 공정을 실시하여 제 3 실리콘층 표면에 반구형 그레인을 형성하는 단계와, 패턴공정으로 제 3 실리콘층, 제 2 실리콘층, 제 1 실리콘층의 예정부분을 식각하여 원통구조의 전하저장전극을 형성한 다음, 상기 두꺼운 CVD 산화막을 제거하는 단계와 예정된 열처리 공정으로 노출된 제 1 실리콘층의 표면에 반구형 그레인을 형성하는 단계로 이루어지는 것을 특징으로 하는 표면적이 증대된 전하저장전극 제조방법.
- 제 5 항에 있어서, 상기 제 1 실리콘층 및 제 3 실리콘층을 증착한 다음, 예정된 열처리 공정을 실시하면 노출되는 제 1 실리콘층 또는 제 3 실리콘층 표면에 반구형 그레인이 형성되도록 제 1 및 제 3 실리콘층을 예정된 온도, 진공상태, 분위기 개스 조건에서 증착하는 것을 특징으로 하는 표면적이 증대된 전하저장전극 제조방법.
- 제 5 항에 있어서, 상기 제 2 실리콘층을 증착한 다음, 예정된 온도에서 열처리 공정을 실시하여 제 2 실리콘층에는 반구형 그레인이 형성되지 않도록 예정된 온도, 진공상채, 분위기 개스 조건에서 제 2 실리콘을 증착하는 것을 특징으로 하는 표면적이 증대된 전하저장전극 제조방법.
- 제 5 항에 있어서, 상기 제 1 실리콘층, 제 2 실리콘층, 제 3 실리콘층을 예정된 두께로 적층한 다음, 패턴공정으로 원통구조의 전하저장전극을 형성하고,두꺼운 CVD산화막을 제거한 다음, 예정된 열처리 공정으로 제 1 실리콘층의 표면과 제 3 실리콘층의 표면에 반구형 그레인을 형성하는 것을 특징으로 하는 표면적이 증대된 전하저장전극 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910021375A KR940009632B1 (ko) | 1991-11-27 | 1991-11-27 | 표면적이 증대된 전하저장전극 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910021375A KR940009632B1 (ko) | 1991-11-27 | 1991-11-27 | 표면적이 증대된 전하저장전극 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930011235A true KR930011235A (ko) | 1993-06-24 |
| KR940009632B1 KR940009632B1 (ko) | 1994-10-15 |
Family
ID=19323605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910021375A KR940009632B1 (ko) | 1991-11-27 | 1991-11-27 | 표면적이 증대된 전하저장전극 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940009632B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365935B1 (ko) * | 1995-12-20 | 2003-03-15 | 주식회사 하이닉스반도체 | 반도체소자의저장전극형성방법 |
-
1991
- 1991-11-27 KR KR1019910021375A patent/KR940009632B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365935B1 (ko) * | 1995-12-20 | 2003-03-15 | 주식회사 하이닉스반도체 | 반도체소자의저장전극형성방법 |
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|---|---|
| KR940009632B1 (ko) | 1994-10-15 |
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