KR940012614A - 고집적 반도체 접속장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 제2전도선을 제1전도선에 접속하는 반도체 접속장치 및 그 제조방법에 관한 것으로, 특히 제1전도선과 제2전도선이 전기적으로 접속되되, 상기 제1전도선과 제2전도선의 접속부분에서 상기 제1전도선과 제2전도선이 겹쳐지는 영역을 최소화하는 고집적 반도체 접속장치 및 그 제조방법에 관한 것으로, 비트선 콘택홀 내의 소자분리 절연막영역 부분에서 전도물질 플러그와 접속되고, 상기 전기물질 플러그를 통해 드레인 영역과 접속되어 결과적으로 드레인영역에 접속된 비트선을 전하보존전극이 형성되는 소오스영역과는 거의 겹쳐지 않게 하면서 셀 면적은 최소화하여 고집적 소자를 실현할 수 있는 효과가 있는 고집적 반도체 접속장치 및 그 제조방법에 관한 것이다.

Description

고집적 반도체 접속장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따라 드레인영역에 접속되는 비트선이 소오스영역에 접속되는 캐패시터보다 먼저 형성되는 DRAM 셀 구조를 제작하기 위한 주요마스크층의 평면도.
제4도는 제3도의 절단선 a-a′의 단면도.
제5도는 본 발명의 다른 실시예에 따른 드레인영역에 접속되는 비트선을 형성하는 과정을 나타내는 단면도.
제6도는 본 발명의 또다른 실시예에 따른 드레인영역에 접속되는 비트선을 형성하는 과정을 나타내는 단면도.

Claims (10)

  1. DRAM을 형성하는 고집적 반도체 접속장치에 있어서, 반도체 기판(5) 일정 부분에 형성되는 소자분리 절연막(6), 소오스 영역, 드레인 영역(7), 상기 소자분리 절연막(6)과 드레인 영역(7)일부에 증착되는 충간 절연막(8), 상기 드레인 영역(7)과 소자분리 절연막(6) 일부에 증착되도 상기 드레인 영역(7)에 접속되는 두께는 상기 소자분리 절연막(6)상에 증착된 두께보다 얇은 전도물질 플러그(13), 및 상기 전도물질 플러그(13) 및 상기 충간 절연막(8) 상에 각각 접속 및 증착되어지는 비트선(16)을 포함하여 이루어지는 것을 특징으로 하는 고집적 반도체 접속장치.
  2. 제1항에 있어서, 상기 전도물질 플러그(13)는 비트선(16)보다 식각 선택비가 큰 전도물질인 것을 특징으로 하는 고집적 반도체 접속장치.
  3. DRAM을 형성하는 고집적 반도체 접속장치에 있어서, 반도체 기판(5) 일정 부분에 형성되는 소자분리 절연막(6), 소오스 영역, 드레인 영역(7), 상기 소자분리 절연막(6)과 드레인 영역(7)일부에 증착되는 충간 절연막(8), 상기 드레인 영역(7)과 소자분리 절연막(6) 일부에 증착되되 상기 드레인 영역(7)에 접속되는 두께는 상기 소자분리 절연막(6)상에 증착된 두께보다 얇은 비트선(16)을 포함하여 이루어지는 것을 특징으로 하는 고집적 반도체 접속장치.
  4. DRAM을 형성하는 고집적 반도체 접속장치에 있어서, 반도체 기판(5) 일정 부분에 형성되는 소자분리 절연막(6), 소오스 영역, 드레인 영역(7), 상기 소자분리 절연막(6)과 드레인 영역(7)일부에 차례로 증착되어 충간되어 있는 제1층간 절연막(9), 식각장벽물질(17), 제2층간절연막(10), 상기 드레인 영역(7)과 소자분리 절연막(6) 일부에 증착되되 상기 드레인 영역(7)에 접속되는 두께는 상기 소자분리 절연막(6)상에 증착된 두께 보다 얇은 비트선(16)을 포함하여 이루어지는 것을 특징으로 하는 고집적 반도체 접속장치.
  5. DRAM을 형성하는 고집적 반도체 접속장치에 있어서, 반도체 기판(5) 일정 부분에 활성영역과 소자분리 절연막(6)을 형성하고 상기 활성영역에 게이트 전극, 소오스, 드레인 영역(7)을 형성한 후에 충간 절연막(8)을 도포하는 제1단계, 상기 제1단계 후에 상기 드레인 영역(7) 상부 및 소자분리 절연막(6) 상부 일정부분에 걸쳐 비트선 콘택홀을 형성하고 전체적으로 플러그 형성용 전도물질(11)을 증착하여 상기 플러그 형성용 전도물질(11)을 에치백하여 제1전도물질 플러그(12)를 형성하고 비트선용 전도물질(14)을 증착하는 제2단계, 상기 제2단계후에 비트선 콘택홀내의 드레인영역(7)영역의 제1전도물질 플러그(12) 상부에 위치한 비트선용 전도물질(14)을 완전히 식각하여 비트선(16)을 형성하는 제3단계, 및 상기 제3단계 후에 비트선 콘택홀내의 드레인영역(7)영역상의 제1전도물질 플러그(12)를 완전히 식각하지 않고 일부만을 식각하여 제2전도물질 플러그(13)을 형성하는 제4단계를 포함하여 이루어지는 것을 특징으로 하는 고집적 반도체 접속 방법.
  6. 제5항에 있어서, 상기 플러그 형성용 전도물질(11)이 이후 형성되는 비트선용 전도물질(14)에 비해 식각선택비가 큰 전도물질인 것을 특징으로 한 고집적 반도체 접속 방법.
  7. 제5항에 있어서, 상기 제3단계의 비트선(16) 형성 마스크는 소자분리 절연막(6) 영역은 덮고, 드레인 영역(7)은 덮지않도록 한 후 상기 비트선 마스크를 이용하여 일정부분의 상기 비트선용 전도물질(14)을 완전히 식각하여 형성되어지는 것을 특징으로 하는 고집적 반도체 접속 방법.
  8. DRAM을 형성하는 고집적 반도체 접속장치에 있어서, 반도체 기판(5) 일정 부분에 활성영역과 소자분리 절연막(6)을 형성하고 상기 활성영역에 게이트 전극, 소오스, 드레인 영역(7)을 형성한 후에 충간 절연막(8)을 도포하는 제1단계, 상기 제1단계 후에 상기 드레인 영역(7) 상부 및 소자분리 절연막(6)과 상부 일정부분에 걸쳐 비트선 콘택홀을 형성하고 전체적으로 비트선용 전도물질(14) 증착하는 제2단계, 및 상기 제2단계 후에 상기 드레인영역(7) 영역상의 상기 비트선용 전도물질(14)을 완전히 식각하지 않고 일부만을 식각하여 비트선(16)을 형성하는 제3단계를 포함하여 이루어지는 것을 특징으로 하는 고집적 반도체 접속 방법.
  9. 제8항에 있어서, 상기 비트선용 전도물질(14)의 두께를 상기 비트선콘택 폭에 비해 반 이상의 두께로 증착하여 비트선용 전도물질(14)로 비트선 콘택을 매립하는 것을 특징으로 하는 고집적 반도체 접속 방법.
  10. 제8항 있어서, 상기 제3단계의 비트선(16) 형성 마스크는 소자분리 절연막(6)영역은 덮고, 드레인 영역(7)영역은 덮지않도록 한 후 상기 비트선 마스크를 일정부분의 상기 비트선용 전도물질(14)을 완전히 식각하여 형성되어지는 것을 특징으로 하는 고집적 반도체 접속 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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