JPH04158515A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH04158515A
JPH04158515A JP2283370A JP28337090A JPH04158515A JP H04158515 A JPH04158515 A JP H04158515A JP 2283370 A JP2283370 A JP 2283370A JP 28337090 A JP28337090 A JP 28337090A JP H04158515 A JPH04158515 A JP H04158515A
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film
opening
forming
contact hole
polycrystalline silicon
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Taiji Ema
泰示 江間
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＤＲＡＭ等の高密度集積半導体装置における微細なコン
タクトホールを形成する工程を含む半導体装置の製造方
法に関し、 例えば、ワード線と低抵抗の配線の間の接続部分に適用
することによって、ワード線の間隔を狭くする場合に用
いられる、フォトリソグラフィー技術を趨えて微細なコ
ンタクトホールを形成する手段を提供することを目的と
し、 半導体基板上に絶縁膜を形成する工程と、該絶縁膜の上
に第１の膜を形成する工程と、該第１の膜に第１の開口
を形成する工程と、該第１の開口の側壁に第２の膜を形
成して第１の開口より第２の膜の厚さだけ小さい第２の
開口を形成する工程と、該第２の開口を通して該絶縁膜
を選択的に除去してコンタクトホールを形成する工程と
、該第１（７）１１！−第２の膜を除去する工程と、該
コンタクトホールの内部を含む該絶縁膜の表面に導電膜
を形成する工程とを含むように構成した。
また、この場合に、上記の第１の膜と第２の膜を除去し
ないで、これらの膜の上に、コンタクトホールの内部を
含んで導電膜を形成する工程を加えることもできる。
〔産業上の利用分野〕
本発明は、ＤＲＡＭ等の高密度集積半導体装置における
微細なコンタクトホールを形成する工程を含む半導体装
置の製造方法に関する。
〔従来の技術〕
例えば、ＤＲＡＭにおいては、記憶セルのワード線を多
結晶シリコン膜で形成し、その上に絶縁膜を形成し、こ
の絶縁膜に転送トランジスタのドレイン領域に達する微
細なコンタクトホールを形成し、このコンタクトホール
内に一部埋め込まれた蓄積電極を形成し、これに誘電体
膜を介して対向電極を形成した蓄積容量を用いた記憶セ
ルが既に本発明者によって提案されている（ＩＥＤＭ１
９８８　　Ｐ、５９２〜５９５参照）。
そして、上記の記憶セルにおいては、例えば、セルファ
ライン技術を用いたり（ＩＥＤＭ　　１９８８Ｐ、５９
６〜５９９参照）、サイドウオールによって微細なエツ
チングマスクを形成する等の工夫により微小化すること
ができる。
また、セルファライン技術の適用、あるいは、フォトリ
ソグラフィー技術の種々の改善によって、所期の精度で
ワード線の間隔を狭くすることも可能である。
〔発明が解決しようとする課題〕
上記の記憶セルにおいて、多結晶シリコンからなるワー
ド線の抵抗に起因する信号の遅延を防ぐため、Ａ１合金
等の低抵抗の配線を絶縁膜を介してワード線に重畳して
設け、数個の記憶セル毎に両線間をコンタクトホールを
通して接続することによって、ワード線の実効的抵抗を
低減することが提案されている。
そして、これを実現する場合、ワーＦ″線の最小間隔が
、現在の加工精度が原因で、ワード線の幅より大きいこ
とが必要なこの接続部分のレイアウトによって制約され
、ワード線の間隔を、前記の改善技術によって達成可能
となった最小距離まで狭くして形成することができない
という不都合があった。
本発明は、例えば、前記のように、ワード線と低抵抗の
配線の間の接続部分に適用することによって、ワード線
の間隔を狭くする場合に用いられる、フォトリソグラフ
ィー技術を超えて微細なコンタクトホールを形成する手
段を提供することを目的とする。
（課題を解決するための手段〕 本発明にかかる半導体装置の製造方法においては、半導
体基板上に絶縁膜を形成する工程と、該絶縁膜の上に第
１の膜を形成する工程と、該第１の膜に第１の開口を形
成する工程と、該第１の開口の側壁に第２の膜を形成し
て第１の開口より第２の膜の厚さだけ小さい第２の開口
を形成する工程と、該第２の開口を通して該絶縁膜を選
択的に除去してコンタクトホールを形成する工程と、該
第１の膜と第２の膜を除去する工程と、該コンタクトホ
ールの内部を含む該絶縁膜の表面に導電膜を形成する工
程とを採用した。
この場合に、上記の第１の膜と第２の膜を除去する工程
を省略して、これらの膜の上に、コンタクトホールの内
部を含んで導電膜を形成することもできる。
〔作用〕
微細なコンタクトホールを形成すべき絶縁膜上に、多結
晶シリコン膜等の第１の膜を形成し、この第１の膜に通
常のフォトリソグラフィー技術によって第１の開口を設
け、次いで、この第１の開口の側壁に多結晶シリコン膜
等の第２の膜を形成することによって、当初形成した第
１の膜の第１の開口よりも、その側壁に形成した第２の
膜の膜厚だけ小さい第２の開口を形成することができ、
さらに、この微細な第２の開口を有する第１の膜と第２
の膜をマスクとして、その下の絶縁膜をエツチング除去
すると、絶縁膜にフォトリソグラフィー技術を超える微
細なコンタクトホールを再現性よく形成することができ
る。
〔実施例〕
以下、本発明の半導体装置の製造方法のいくつかの実施
例を説明する。
（１）第１実施例 第１図（ａ）〜（ｈ）は本発明の半導体装置の製造方法
の第１実施例の製造工程図である。
この図において、１は半導体基板、２は多結晶シリコン
膜、３はＢＰＳＧ膜、４は多結晶シリコン膜、５はフォ
トレジスト膜、６は第１の開口、７は多結晶シリコン膜
、８はサイドウオール、９は第２の開口、１０はコンタ
クトホール、１１はフォトレジスト膜、１２はＡｆまた
はＡ１合金膜である。
この第１実施例の主な工程を図面にそって説明する。
第１工程（第１図（ａ）参照） 半導体記憶装置の記憶セルアレイを完成した後半導体基
板１上の多結晶シリコン膜２によって形成されたワード
線の上に、ＣＶＤ法によってＢＰＳＧ膜３を０．５μｍ
成長し、８５０℃のｗｅｔ雰囲気中で１０分間熱処理し
、ＢＰＳＧ膜３をリフローして上面を平坦化する。
次いで、ＣＶＤ法により、多結晶シリコン膜４を１００
０人成長し、フォトレジス）１１５を塗布し、通常のリ
ソグラフィー技術により、ホールパターンのエツチング
レジストを形成する。
このエツチングレジストをマスクとして、多結晶シリコ
ン膜４をＣＣ７！４１０ｔ　ＲＩＥにより選択的に除去
して０．５μｍ径の第１の開口６を形成する。
第２工程（第１図（ｂ）参照） 次いで、前工程によちて形成した第１の開口６を含む上
面にＣＶＤ法により、多結晶シリコン膜７を１５００人
成長する。
第３工程（第１図（ｃ）参照） 上記多結晶シリコン膜７を、ＣＣｆ、１０□ＲＴＥによ
り、垂直エツチングし、第１の開口６の側壁に、多結晶
シリコン膜４のサイドウオール８を形成する。
その結果得られる第２の開口９は、サイドウオール８の
厚さだけ縮小されて、約０．　２μｍ径となる。
第４工程（第１図（ｃｌ）参照） 多結晶シリコン膜４とサイドウオール８をマスクとして
、ＣＨＦ　：ｒ　／　Ｈｅ　ＲＩ　Ｅ法により、ＢＰＳ
Ｇ膜を選択的に除去して、ワード線である多結晶シリコ
ン膜２の表面を露出するコンタクトホール１０を形成す
る。
第５工程（第１図（ｅ）参照） ついで、コンタクトホール１０を含む全面にフォトレジ
スト膜１１を形成する。
第６エ程（第１図（ｆ）参照） フォトレジスト膜１１の全面を露光して現像すると、コ
ンタクトホール１０の底部に入射する光量が少ないため
、この部分にフォトレジスト１１が残る。
第７エ程（第１図（ｇ）参照） 前記コンタクトホール１０の底面上に残ったフォトレジ
スト１１　（エツチングレジスト）によって多結晶シリ
コン膜２を保護した状態で、ＣＦ　４１（１２プラズマ
中でドライエツチングして多結晶シリコン膜４とサイド
ウオール８を等方的に除去する。
その後、軸プラズマ中でフォトレジスト１１を除去する
。
第８工程（第１図（ｈ）参照） その後、コンタクトホール１０を含む上面にＡ！または
Ａ２合金膜１２をスバ・ツタリングによって形成し、こ
れをエツチングして所定のツマターンを形成する。
この多結晶シリコン膜のワード線２とＡ１合金１！１２
の配線がコンタクトホール１０を通して接続される。
この場合、コンタクトホール１０の大きさは通常のフォ
トリソグラフィー技術による限界を超えて微細化される
から、この接続部分が特に大きくなることはなく、ワー
ド線の間隔を広く開ける必要がなくなる。
この実施例においては、絶縁膜３としてＢＰＳＧを使用
したが、ＰＳＧ膜とＳｉｎ、膜の積層体を使用すること
もできる。
また、この実施例において、微細なコンタクトホール１
０を形成し、多結晶シリコン膜４とサイドウオール８を
除去した後に、例えば、Ｎｚ中で８５０℃の熱処理を２
０分間加えてＢ　Ｐ　Ｓ　０Ｍ３をリフローし、コンタ
クトホール１０の上縁の形状を滑らかに湾曲させること
によって、この上に形成する／１合金膜のカバレンジを
改善することができる。
（２）第２実施例 第２図は本発明の半導体装置の製造方法の第２実施例を
説明する断面図である。
この図において、１３がＳｉＯ□膜である他は第１図に
おいて同符号を付して説明したものと同じである。
第２実施例においては、第１実施例の第１工程（第１図
（ａ））で、第１の膜である多結晶シリコン膜４の上面
に、第３の膜としてＳｉＯ□膜１３をＣＶＤ法により２
００人程変形成した後に、フォトレジスト膜５を形成し
、第３の層重３と第１の膜４を貫通する第１の開口６を
形成し、第３の膜１３の上面と第１の開口６の内部に、
第２の膜の材料である多結晶シリコン膜７を形成して、
この第２の膜の材料からなる膜７を垂直方向に異方性エ
ツチングすることが特徴である。
このような構成にすることにより、第１実施例における
第３工程（第１図（Ｃ））で、多結晶シリコン膜７を異
方性エツチングして、第１の開口６の側壁にサイドウオ
ール８を形成するときに、ＳｉＯ□膜工３層重ツチング
ストッパとして作用し、多結晶シリコン膜４の膜厚の減
少を防止することができる。
また、Ｓｉｎ、膜１３の露出によって、エツチングの終
点を検出することが可能となり好便である。
なお、このＳｉｎ、膜１３は、第１実施例における第５
工程（第１図（ｅ））でＢＰＳＧ膜３を除去する際、同
時に除去されるため、特に除去するための工程を付加す
る必要はない。
（３）第３実施例 第３図（ａ）〜（Ｃ）は、本発明の半導体装置の製造方
法の第３実施例の主な工程図である。
この図において、１４が多結晶シリコン膜、１５が第２
の開口である他は第１図において同符号を付して説明し
たものと同じである。
この第３実施例のコンタクトホールを形成するまでの主
な工程を図面にそって説明する。
第１工程（第３図（ａ）参照） 半導体記憶装置の記憶セルアレイを完成した後半導体基
板１上の多結晶シリコン膜２によって形成されたワード
線の上に、ＣＶＤ法によってＢＰＳＧ膜３を０．５μｍ
成長する。
次いで、ＣＶＤ法により、第１の膜である多結晶シリコ
ン膜４を１ｏｏｏ人成長し、フォトレジスト膜５を塗布
し、通常のリソグラフィー技術により、０．５μｍ径の
ホールパターンのレジストを形成する。
このレジストをマスクとして、多結晶シリコン膜４をＣ
Ｃｊ！４１０□ＲＩＥにより除去して第１の開口６を形
成する。
第２工程（第３図（ｂ）参照） 例えば、６５０°ＣにおけるＳ　ｉ　Ｈａ　十ＨＣ４１
！　＋Ｈ２を用いたＣＶＤ法によって、第１の膜である
多結晶シリコン膜４の上面および側面にのみに第２の膜
である多結晶シリコン膜１４を選択的に成長して、第１
の開口より多結晶シリコン膜１４の厚さだけ縮小した第
２の開口１５を形成する。
第１の開口６の側壁に形成される第２の膜である多結晶
シリコン膜１４の厚さは、容易に制御することができる
。
第３工程（第３図（Ｃ）参照） 前工程において形成された第２の開口１５を通して、Ｃ
ＨＦ　ｘ　／　Ｈｅ　ＲＩ　Ｅ法により、ＢＰＳＧ膜を
除去して、ワード線である多結晶シリコン膜２の表面を
露出するコンタクトホール１０を形成する。
（４）第４実施例（第１図（ａ）〜（ｈ）参照）第１実
施例においては、その第７エ程においてコンタクトホー
ル１０を形成するために使用した多結晶シリコン膜４と
サイドウオール８を除去しているが、第４実施例におい
ては、これらを残したまま、コンタクトホール１０を含
む上面にＡｌまたはＡ１合金膜１２を蒸着等によって形
成し、多結晶シリコン膜４と、このＡｎまたはＡ１合金
膜１２をともにエツチングして所定のパターンを形成す
る。
この多結晶シリコン膜のワード線２とＡｌまたはＡ１合
金膜１２の配線をコンタクトホール１０を通して適宜接
続して、ワード線２を底抵抗化することは、第１実施例
におけると同様である。
この実施例によると、多結晶シリコン膜４とサイドウオ
ール８を除去する工程が節減できる。
（５）第５実施例 第４図は、本発明の半導体装置の製造方法の第５実施例
を説明する断面図である。
この図において、１６がＴ　ｉ　／　Ｔ　ｉ　Ｎ積層膜
、１７がＡｌまたはＡ１合金膜である他は、第１図にお
いて同符号を付して説明したものと同じである。
第１実施例の第４工程に次いで、コンタクトホール１０
を含む多結晶シリコンＷＩ４とサイドウオール８の全面
に、Ｔｉ２００人とＴｉＮ１０００人の積層Ｍ１６を形
成する。
その後、このＴ　ｆ　／　Ｔ　ｉ　Ｎ積層ＩＩ６の上に
ＡｌまたはＡ１合金膜１７をスパッタリングにより形成
し、多結晶シリコン膜４とＴｊ／ＴｊＮ積層Ｗ１６とＡ
１または／１合金膜１７をエツチングして所定のパター
ンを形成する。
この実施例においては、エツチングマスクとして使用し
た多結晶シリコン膜４とサイドウオール８を除去しない
でそのまま残存させるが、第４実施例のように、単に残
存させた場合、Ａ２合金と多結晶シリコンが保護用のカ
バー膜成長等の熱処理により容易に反応して抵抗値の増
大等の特性の劣化を招くおそれがある。
これを防ぐため、本実施例においては、多結晶シリコン
膜２．４とサイドウオール８の表面とコンタクトホール
１０の側壁に、バリアメタルとしてＴｉ２００人とＴｉ
Ｎ１００Ｏ人の積層膜１６を形成し、その上にＡ／２合
金１７を形成した。
（６）第６実施例 第５図は、本発明の半導体装置の製造方法の第６実施例
を説明する断面図である。
この図において、１８がＷ膜である他は第１図において
同符号を付して説明したものと同じである。
この実施例においては、第４実施例、第５実施例と同様
に多結晶シリコン膜４とサイドウオール８を残存させる
が、低抵抗の配線として、ＣＶＤ法により厚さ５０００
人に形成したＷ膜１８を使用する点を特徴とする。
例えば、第１実施例のように、多結晶シリコン膜４とサ
イドウオール８を除去する場合は、前記ノヨウにＢＰＳ
Ｇ膜をリフローしてコンタクトホールの上縁を滑らかに
して、スパッタリングにより形成するＡ１合金の配線の
カバレッジを改善することができるが、第４実施例、第
５実施例のように、多結晶シリコンＷｉ４とサイドウオ
ール８を残存させる場合は、ＢＰＳＧ膜のりフローがで
きず、Ａ１合金の配線を形成する際にコンタクトホール
のシャドウ効果によって側壁に厚く堆積しないから配線
のカバレッジが損なわれるおそれがある。
このおそれを除（ため、ＷをＣＶＤ法で形成して、Ｗを
コンタクトホール１０に埋め込んでコンタクトホールの
上縁部における配線のカバレッジを確保している。
ＷはＣＶＤ法によって容易に成長させることができる材
料であり、この方法によるとコンタクトホールの深部に
も堆積させることができる。
〔発明の効果） 以上説明したように、本発明の半導体装置の製造方法に
よると、第１の膜に通常のフォトリソグラフィー技術を
用いることによって、直径０．　５μｍ程度の第１の開
口を形成し、この第１の開口の側壁に第２の膜を形成す
ることによって、容易に直径０．２μｍ程度の微細なコ
ンタクトホールを形成することが可能になる。
したがって、例えば、半導体記憶装置において記憶セル
の自体の面積を縮小することを可能にし、あるいは、ワ
ード線と低抵抗の配線を並列接続するための接続部分を
微小化して、ワード線をより接近して配置することを可
能にして、その結果、現在強く要望されている半導体記
憶装置の大容量化、高速化に寄与するところが大きい。
【図面の簡単な説明】
第１図（ａ）〜（ｈ）は、本発明の半導体装置の製造方
法の第１実施例の製造工程図、第２図は、本発明の半導
体装置の製造方法の第２実施例を説明する断面図、第３
図（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の
第３実施例の主な工程図、第４図は、本発明の半導体装
置の製造方法の第５実施例を説明する断面図、第５図は
、本発明の半導体装置の製造方法の第６実施例を説明す
る断面図である。 １−半導体基板、２．４．７．１４−多結晶シリコン膜
、３・・−ＢＰＳＧ膜、５．１１−フォトレジスト膜、
６−第１の開口、８−サイドウオール、９．１５−第２
の開口、１０−コンタクトホール、１２．１７−・−Ａ
／２またはＡＰ、合金膜、１３−３ｉＯ□膜、ｌ　６−
Ｔ　ｊ　／　Ｔ　ｉ　Ｎ積層膜、１８−・−Ｗ膜特許出
願人　　　富士通株式会社 代理人弁理士　　相　谷　昭　司 代理人弁理士　　渡　邊　弘　− 第　１　図（その２） 本発明の半導体装置の製造方法の薬２実施例を説明する
断面図第２図 本発明の半導体装置の製造方法のＭ５実施例を説明する
断面図第４図 本発明の半導体装置のＩｖ製造方法第６実施例を説明す
る断面図１１ｔｆＸ　　薗

Claims (12)

    【特許請求の範囲】
  1. （１）、半導体基板上に絶縁膜を形成する工程と、該絶
    縁膜の上に第１の膜を形成する工程と、該第１の膜に第
    １の開口を形成する工程と、該第１の開口の側壁に第２
    の膜を形成して第１の開口より第２の膜の厚さだけ小さ
    い第２の開口を形成する工程と、該第２の開口を通して
    該絶縁膜を選択的に除去してコンタクトホールを形成す
    る工程と、該第１の膜と第２の膜を除去する工程と、該
    コンタクトホールの内部を含む該絶縁膜の表面に導電膜
    を形成する工程とを含むことを特徴とする半導体装置の
    製造方法。
  2. （２）、第２の膜を、第１の膜の上面と第１の開口の内
    部に第２の膜の材料からなる膜を形成する工程と、該第
    ２の膜の材料からなる膜を垂直方向に異方性エッチング
    して該第２の膜の材料の一部を第１の開口の側壁に選択
    的に残存せしめる工程とによって形成することを特徴と
    する請求項（１）記載の半導体装置の製造方法。
  3. （３）、第１の膜の上面に第３の膜を形成した後、該第
    ３の膜と第１の膜に第１の開口を形成する工程と、該第
    ３の膜の上面と第１の開口の内部に、第２の膜の材料か
    らなる膜を形成する工程と、該第３の膜をエッチングス
    トッパとして、第２の膜の材料からなる膜を垂直方向に
    異方性エッチングすることを特徴とする請求項（１）記
    載の半導体装置の製造方法。
  4. （４）、第２の膜を、絶縁膜の上に第１の膜を形成する
    工程と、該第１の膜に第１の開口を形成する工程と、該
    第１の膜の上面と第１の開口の側壁に選択的に第２の膜
    を成長する工程とによって形成することを特徴とする請
    求項（１）記載の半導体装置の製造方法。
  5. （５）、絶縁膜にコンタクトホールを形成した後、該コ
    ンタクトホールの底面上に選択的にエッチングレジスト
    を形成し、該エッチングレジストによって該コンタクト
    ホールの底面を保護した状態で、第１の膜と第２の膜を
    除去する工程を含むことを特徴とする請求項（１）記載
    の半導体装置の製造方法。
  6. （６）、コンタクトホールの底面上のエッチングレジス
    トを、コンタクトホールの内部と、第１の膜と第２の膜
    の上面全体にフォトレジスト材料を塗布する工程と、該
    フォトレジスト材料の全面を露光する工程と、該フォト
    レジスト材料を現像する工程とによって形成することを
    特徴とする請求項（５）記載の半導体装置の製造方法。
  7. （７）、コンタクトホールを形成し、第１の膜と第２の
    膜を除去した後、層間絶縁膜を加熱してリフローし、コ
    ンタクトホールの上縁部を滑らかに湾曲させる工程を含
    むことを特徴とする請求項（１）記載の半導体装置の製
    造方法。
  8. （８）、半導体基板上に絶縁膜を形成する工程と、該絶
    縁膜の上に第１の膜を形成する工程と、該第１の膜に第
    １の開口を形成する工程と、該第１の膜の第１の開口の
    側壁に第２の膜を形成して第１の開口より小さい第２の
    開口を形成する工程と、該第２の開口を通して該絶縁膜
    を選択的に除去してコンタクトホールを形成する工程と
    、該コンタクトホールの内部を含む該第１の膜と第２の
    膜の表面に導電膜を形成する工程とを含むことを特徴と
    する半導体装置の製造方法。
  9. （９）、第２の膜を、第１の膜の上面と第１の開口の内
    部に第２の膜の材料からなる膜を形成する工程と、該第
    ２の膜の材料からなる膜を垂直方向に異方性エッチング
    して該第２の膜の材料の一部を第１の開口の側壁に選択
    的に残存せしめる工程とによって形成することを特徴と
    する請求項（８）記載の半導体装置の製造方法。
  10. （１０）、第１の膜の上面に第３の膜を形成した後、該
    第３の膜と第１の膜に第１の開口を形成する工程と、該
    第３の膜の上面と第１の開口の内部に、第２の膜の材料
    からなる膜を形成する工程と、該第３の膜をエッチング
    ストッパとして第２の膜の材料からなる膜を垂直方向に
    異方性エッチングする工程を含むことを特徴とする請求
    項（８）記載の半導体装置の製造方法。
  11. （１１）、第２の膜を、絶縁膜の上に第１の膜を形成す
    る工程と、該第１の膜に第１の開口を形成する工程と、
    該第１膜の上面と第１の開口の側壁に選択的に第２の膜
    を成長する工程によって形成することを特徴とする請求
    項（８）記載の半導体装置の製造方法。
  12. （１２）、導電膜が、第１の膜および第２の膜と反応し
    難い膜と導電膜の積層体であることを特徴とする請求項
    （８）記載の半導体装置の製造方法。
JP2283370A 1990-03-08 1990-10-23 半導体装置の製造方法 Pending JPH04158515A (ja)

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