JPS609348B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS609348B2 JPS609348B2 JP54172899A JP17289979A JPS609348B2 JP S609348 B2 JPS609348 B2 JP S609348B2 JP 54172899 A JP54172899 A JP 54172899A JP 17289979 A JP17289979 A JP 17289979A JP S609348 B2 JPS609348 B2 JP S609348B2
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- silicon
- insulating film
- film
- silicon dioxide
- polycrystalline silicon
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons
- H10W42/25—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons against alpha rays, e.g. for outer space applications
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、１トランジスタ・１をキヤパシタのダイナミ
ック・メモリを製造するのに好適な半導体装置の製造方
法に関する。
ック・メモリを製造するのに好適な半導体装置の製造方
法に関する。
一般に、前記メモ川こ於けるキヤパシタとしては容易値
が大である方が好ましい。
が大である方が好ましい。
特に、近年問題になっているＱ線に依るソフト・ェラ−
を防止する為には大容量キャパシタを用いることが有効
な手段である。第１図は従来のこの種装鷹の要部を表わ
す側断面図であり、１はｐ型シリコン半導体基板、２は
ｐ＋型チャネル・カット領域、３はキャパシタ構造の一
部をなすｎ＋型不純物領域、４はビット線であるｎ十型
不純物領域、５はフィールド用絶縁膜、６はキャパシタ
構造の一部をなす絶縁膜、７はをキャパシタ構造の一部
をなす多結晶シリコン電極・配線、８はワード線である
多結晶シリコン電極・配線をそれぞれ示す。
を防止する為には大容量キャパシタを用いることが有効
な手段である。第１図は従来のこの種装鷹の要部を表わ
す側断面図であり、１はｐ型シリコン半導体基板、２は
ｐ＋型チャネル・カット領域、３はキャパシタ構造の一
部をなすｎ＋型不純物領域、４はビット線であるｎ十型
不純物領域、５はフィールド用絶縁膜、６はキャパシタ
構造の一部をなす絶縁膜、７はをキャパシタ構造の一部
をなす多結晶シリコン電極・配線、８はワード線である
多結晶シリコン電極・配線をそれぞれ示す。
この装置に於いて、キヤパシ夕の容量を大にする為には
、その面積を大にするか、、絶縁膜６を薄く形成すると
良い。
、その面積を大にするか、、絶縁膜６を薄く形成すると
良い。
しかしながら、キャパシタ面積を増大して容量を大にす
ることは半導体装置を高密化する時代の要請に逆行する
ことになり、また、絶縁膜６を薄くすることも限度があ
り、余り薄くすると耐圧を維持できなくなる。
ることは半導体装置を高密化する時代の要請に逆行する
ことになり、また、絶縁膜６を薄くすることも限度があ
り、余り薄くすると耐圧を維持できなくなる。
本発明は、メモリ・キャパシタの平面的な面積を増加す
ることなくキャパシタ動作をする面積を大にして容量を
増加させた半導体装置の製造方法を提供するものであり
、以下これを詳細に説明する。
ることなくキャパシタ動作をする面積を大にして容量を
増加させた半導体装置の製造方法を提供するものであり
、以下これを詳細に説明する。
第２図は本発明の一実施例によって作成された半導体装
置の要部側断面図であり、第１図について説明した部分
と同部分は同記号で指示してある。
置の要部側断面図であり、第１図について説明した部分
と同部分は同記号で指示してある。
図に於いて、９は窒化シリコンの絶縁膜、１０は二酸化
シ′リコンの絶縁膜、１１は室化シリコンの絶縁膜、１
２は多結晶シリコンの電極・配線をそれぞれ示している
。
シ′リコンの絶縁膜、１１は室化シリコンの絶縁膜、１
２は多結晶シリコンの電極・配線をそれぞれ示している
。
本実施例では、多結晶シリコンの電極・配線７の下側に
通常の如くキャパシタの誘電体となる二酸化シリコンの
絶縁膜６（及び窒化シリコンの絶縁膜９）が存在し、ま
た、上側には同じくキャパシタの誘電体となる二酸化シ
リコンの絶縁膜１０（及び窒化シリコンの絶縁膜１１）
が存在している。
通常の如くキャパシタの誘電体となる二酸化シリコンの
絶縁膜６（及び窒化シリコンの絶縁膜９）が存在し、ま
た、上側には同じくキャパシタの誘電体となる二酸化シ
リコンの絶縁膜１０（及び窒化シリコンの絶縁膜１１）
が存在している。
そして、それ等の上にはｎ十型不純物領域３とコンタク
トしている多結晶シリコンの電極・配線１２が形成され
ている。尚、窒化シリコンの絶縁膜９，１ １はパター
ニング時のマスクに用いるものであるから、それに耐え
られる程度に薄く形成して良い。図示構造から明らかな
ように、多結晶シリコン電極・配線７を接地し、ｎ十型
不純物領域３及び多結晶シリコン電極・配線１２に電圧
を印加するようにして、メモリ・キャパシタの容量を従
来のものの略２倍にすることができ、しかも、平面的に
は面積が従来のものと変りないものである。
トしている多結晶シリコンの電極・配線１２が形成され
ている。尚、窒化シリコンの絶縁膜９，１ １はパター
ニング時のマスクに用いるものであるから、それに耐え
られる程度に薄く形成して良い。図示構造から明らかな
ように、多結晶シリコン電極・配線７を接地し、ｎ十型
不純物領域３及び多結晶シリコン電極・配線１２に電圧
を印加するようにして、メモリ・キャパシタの容量を従
来のものの略２倍にすることができ、しかも、平面的に
は面積が従来のものと変りないものである。
さて、次に、第３図乃至第６図を参照しつつ、本発明の
半導体装置の製造方法の一実施例を説明する。尚、ここ
では各皮膜の形成及びパターニングについてのみ記述す
ることにする。第３図参照 ○’ｐ型シリコン半導体基板１に通常の技法を適用して
フィールド用二酸化シリコン絶縁膜５及び能動領域上の
薄い二酸化シリコン絶縁膜６を形成する。
半導体装置の製造方法の一実施例を説明する。尚、ここ
では各皮膜の形成及びパターニングについてのみ記述す
ることにする。第３図参照 ○’ｐ型シリコン半導体基板１に通常の技法を適用して
フィールド用二酸化シリコン絶縁膜５及び能動領域上の
薄い二酸化シリコン絶縁膜６を形成する。
‘２’例えば化学気相成長法（ＣＶＤ法）を適用して窒
化シリコン絶縁膜９、その上に多結晶シリコン膜７′を
形成する。
化シリコン絶縁膜９、その上に多結晶シリコン膜７′を
形成する。
【３｝ 熱酸化法を適用して多結晶シリコン膜７′の表
面に二酸化シリコン絶縁膜１０を形成する■ ＣＶＤ法
を適用して窒化シリコン絶縁膜１１、その上に二酸化シ
リコン絶縁膜１３を形成する。
面に二酸化シリコン絶縁膜１０を形成する■ ＣＶＤ法
を適用して窒化シリコン絶縁膜１１、その上に二酸化シ
リコン絶縁膜１３を形成する。
第４図参照
‘５｝ 通常のフオト・リングラフィ技術にて二酸化シ
リコン絶縁膜１３のパターニングを行ない、これをマス
クとして窒化シリコン絶縁膜１１、二酸化シリコン絶縁
膜１０、多結晶シリコン膜７′のエッチングを行なう。
リコン絶縁膜１３のパターニングを行ない、これをマス
クとして窒化シリコン絶縁膜１１、二酸化シリコン絶縁
膜１０、多結晶シリコン膜７′のエッチングを行なう。
これに依り、電極コンタクト窓１４が形成され、また、
各皮膜はキャパシタを構成すべきパターンその他必要パ
ターンにパターニングされるものである。特に、多結晶
シリコン膜７′はキャパシタ構造の一部をなす電極・配
線７、ワード線をなす電極・配線８などとしてパターニ
ングされるものである。第５図参照 ■ 熱酸化法を適用し、電極・配線７，８の露出された
側面を酸化して二酸化シリコン絶縁膜１５，１６を形成
する。
各皮膜はキャパシタを構成すべきパターンその他必要パ
ターンにパターニングされるものである。特に、多結晶
シリコン膜７′はキャパシタ構造の一部をなす電極・配
線７、ワード線をなす電極・配線８などとしてパターニ
ングされるものである。第５図参照 ■ 熱酸化法を適用し、電極・配線７，８の露出された
側面を酸化して二酸化シリコン絶縁膜１５，１６を形成
する。
第６図参照
【７１浸糟法を適用して窒化シリコン膜９のエッチング
と絶縁膜６のエッチングを行ない、必要箇所の基板１表
面を露出する。
と絶縁膜６のエッチングを行ない、必要箇所の基板１表
面を露出する。
このとき絶縁膜１３も除去されてしまう。｛８ｉ この
後、所要の電極・配線、絶縁膜などを形成して完成する
。
後、所要の電極・配線、絶縁膜などを形成して完成する
。
以上の説明で判るように、本発明に依れば、メモリ・キ
ャパシタを構成する電極である多結晶シリコン層の両面
に誘導体である絶縁膜を形成し、その上に更に電極を形
成し、その電極は基板中に形成された同じくメモリ・キ
ャパシタを構成する電極の役目を果している不純物領域
とコンタクトを探った構造になっているので、平面的に
見て従来と同一面積の占有率であっても、その容量を略
２倍にすることができる。
ャパシタを構成する電極である多結晶シリコン層の両面
に誘導体である絶縁膜を形成し、その上に更に電極を形
成し、その電極は基板中に形成された同じくメモリ・キ
ャパシタを構成する電極の役目を果している不純物領域
とコンタクトを探った構造になっているので、平面的に
見て従来と同一面積の占有率であっても、その容量を略
２倍にすることができる。
従って、Ｑ線の影響を受け難い１トランジスタ・１キャ
パシタのダイナミック・メモリ・セルを有する半導体装
置を得ることができる。
パシタのダイナミック・メモリ・セルを有する半導体装
置を得ることができる。
第１図は従来例の要部側断面図、第２図は本発明の一実
施例によって作成された半導体装置の要部側断面図、第
３図ないし第６図は本発明の半導体装置の製造方法の一
実施例を説明するための工程途中に於ける半導体装置の
要部側断面図である。 図に於いて、１は基板、２はチャネル・カット領域「
３は不純物領域、４はビット線である不純物領域、５は
絶縁膜、６は絶縁膜、７は多結晶シリコン電極・配線、
８はワード線である多結晶シリコン電極・配線、９は窒
化シリコン絶縁膜、１０は二酸化シリコン絶縁膜、１１
は窒化シリコン絶縁膜、１２は多結晶シリコン電極・配
線である。 才１四 オ２函 汁３図 オ４図 オ５図 オ６図
施例によって作成された半導体装置の要部側断面図、第
３図ないし第６図は本発明の半導体装置の製造方法の一
実施例を説明するための工程途中に於ける半導体装置の
要部側断面図である。 図に於いて、１は基板、２はチャネル・カット領域「
３は不純物領域、４はビット線である不純物領域、５は
絶縁膜、６は絶縁膜、７は多結晶シリコン電極・配線、
８はワード線である多結晶シリコン電極・配線、９は窒
化シリコン絶縁膜、１０は二酸化シリコン絶縁膜、１１
は窒化シリコン絶縁膜、１２は多結晶シリコン電極・配
線である。 才１四 オ２函 汁３図 オ４図 オ５図 オ６図
Claims (1)
- １ 第１の二酸化シリコン膜と該第１の二酸化シリコン
膜の下部に逆導電型の不純物領域が形成された一導電型
シリコン半導体基板上に、第１の窒化シリコン膜、多結
晶シリコン層、第２の二酸化シリコン膜、第２の窒化シ
リコン膜および第３の二酸化シリコン膜を順次構成する
工程と、該第２の二酸化シリコン膜をフオトエツチング
によってパーターニングしこれをマスクして前記第２の
窒化シリコン膜、第２の二酸化シリコン膜および多結晶
シリコン層をエツチングして該多結晶シリコン層をキヤ
パシタ構造の電極パターニング窓を形成する工程と、該
多結晶シリコン層の側面を酸化して二酸化シリコン膜を
形成する工程と、前記窓下の第１の窒化シリコン膜およ
び第１の二酸化シリコン膜を除去して前記不純物領域を
露出する工程と、前記多結晶シリコン層上に少なくとも
前記第２の二酸化シリコン膜を介して形成されかつ前記
不純物領域とコンタクトをとった電極を構成する工程と
を有することによってメモリキヤパシタを構成すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54172899A JPS609348B2 (ja) | 1979-12-28 | 1979-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54172899A JPS609348B2 (ja) | 1979-12-28 | 1979-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5694767A JPS5694767A (en) | 1981-07-31 |
| JPS609348B2 true JPS609348B2 (ja) | 1985-03-09 |
Family
ID=15950393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54172899A Expired JPS609348B2 (ja) | 1979-12-28 | 1979-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609348B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58209156A (ja) * | 1982-05-31 | 1983-12-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPS61208255A (ja) * | 1985-03-13 | 1986-09-16 | Toshiba Corp | 半導体記憶装置 |
| JPH0799745B2 (ja) * | 1985-09-30 | 1995-10-25 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1979
- 1979-12-28 JP JP54172899A patent/JPS609348B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5694767A (en) | 1981-07-31 |
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