JP3478961B2 - 半導体装置の製造方法 - Google Patents
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H10B—ELECTRONIC MEMORY DEVICES
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、スタック型ＤＲＡＭに係る半導体装
置の製造方法に関する。
方法に関し、特に、スタック型ＤＲＡＭに係る半導体装
置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置(ＤＲＡＭ)の製造方法
(以下“従来法”という)について、図２を参照して説明
する。なお、図２は、従来法を説明する図であって、
(Ａ)〜(Ｃ)に分図して製造工程順に示す半導体チップ
(ＤＲＡＭ)の縦断面図である。
(以下“従来法”という)について、図２を参照して説明
する。なお、図２は、従来法を説明する図であって、
(Ａ)〜(Ｃ)に分図して製造工程順に示す半導体チップ
(ＤＲＡＭ)の縦断面図である。
【０００３】従来法では、図２の(Ａ)に示すように、ま
ず、Ｐ型シリコン基板41の表面に、選択酸化法を用い
て、厚さ400ｎｍのフィールド酸化膜42を形成して活性
領域を区画する。そして、この活性領域上に、ゲート酸
化膜，ゲート電極，ソース，ドレインを形成して“MOSF
ET”を形成する。(なお、図中には、ゲート酸化膜，ゲ
ート電極，ドレインは図示せず、ソースのみを符号“4
3”として図示する。)
ず、Ｐ型シリコン基板41の表面に、選択酸化法を用い
て、厚さ400ｎｍのフィールド酸化膜42を形成して活性
領域を区画する。そして、この活性領域上に、ゲート酸
化膜，ゲート電極，ソース，ドレインを形成して“MOSF
ET”を形成する。(なお、図中には、ゲート酸化膜，ゲ
ート電極，ドレインは図示せず、ソースのみを符号“4
3”として図示する。)
【０００４】次に、同じく図２の(Ａ)に示すように、厚
さ500ｎｍの第１のＢＰＳＧ膜44を堆積した後、ドレイ
ンにまで達する第１のコンタクトホール(図示せず)を開
孔する。続いて、厚さ200ｎｍのタングステンシリサイ
ド膜を堆積した後、パターンニングしてビット線を構成
するタングステンシリサイド膜45を形成する。
さ500ｎｍの第１のＢＰＳＧ膜44を堆積した後、ドレイ
ンにまで達する第１のコンタクトホール(図示せず)を開
孔する。続いて、厚さ200ｎｍのタングステンシリサイ
ド膜を堆積した後、パターンニングしてビット線を構成
するタングステンシリサイド膜45を形成する。
【０００５】次に、図２の(Ｂ)に示すように、厚さ500
ｎｍの第２のＢＰＳＧ膜46を堆積した後、ソース43にま
で達する「大きさ0.4μｍ程度の第２のコンタクトホー
ル47」を開孔する。その後、厚さ500ｎｍの第１の多結
晶シリコン膜を堆積し、パターンニングして蓄積電極48
を形成する。
ｎｍの第２のＢＰＳＧ膜46を堆積した後、ソース43にま
で達する「大きさ0.4μｍ程度の第２のコンタクトホー
ル47」を開孔する。その後、厚さ500ｎｍの第１の多結
晶シリコン膜を堆積し、パターンニングして蓄積電極48
を形成する。
【０００６】次に、図２の(Ｃ)に示すように、厚さ７ｎ
ｍの窒化シリコン膜49を堆積し、容量絶縁膜を形成す
る。続いて、厚さ200ｎｍの第２の多結晶シリコン膜51
を堆積し、パターンニングしてキャパシタの上部電極を
形成する。
ｍの窒化シリコン膜49を堆積し、容量絶縁膜を形成す
る。続いて、厚さ200ｎｍの第２の多結晶シリコン膜51
を堆積し、パターンニングしてキャパシタの上部電極を
形成する。
【０００７】以上説明した従来法のうち、図２の(Ｂ)に
示す“第２のコンタクトホール47の形成および蓄積電極
48の形成”について、図３の(Ａ)〜(Ｄ)に基づいて以下
に詳述する。なお、図３の(Ａ)〜(Ｂ)は、“第２のコン
タクトホール47の形成”を示す工程順断面図であり、同
図の(Ｃ)〜(Ｄ)は、“蓄積電極48の形成”を示す工程順
断面図である。
示す“第２のコンタクトホール47の形成および蓄積電極
48の形成”について、図３の(Ａ)〜(Ｄ)に基づいて以下
に詳述する。なお、図３の(Ａ)〜(Ｂ)は、“第２のコン
タクトホール47の形成”を示す工程順断面図であり、同
図の(Ｃ)〜(Ｄ)は、“蓄積電極48の形成”を示す工程順
断面図である。
【０００８】前記従来法における“第２のコンタクトホ
ール47を形成する手段”としては、前掲の図２(Ａ)に続
いて、図３の(Ａ)に示すように、まず、厚さ500ｎｍの
第２のＢＰＳＧ膜46を堆積した後、厚さ１μｍ程度の第
１のフォトレジスト膜52を塗布する。次に、この第１の
フォトレジスト膜52をマスクとしてエッチングを行い、
図３の(Ｂ)に示すように、第２のＢＰＳＧ膜46上に、ソ
ース43にまで達する「大きさ0.4μｍ程度の第２のコン
タクトホール47」を形成する。
ール47を形成する手段”としては、前掲の図２(Ａ)に続
いて、図３の(Ａ)に示すように、まず、厚さ500ｎｍの
第２のＢＰＳＧ膜46を堆積した後、厚さ１μｍ程度の第
１のフォトレジスト膜52を塗布する。次に、この第１の
フォトレジスト膜52をマスクとしてエッチングを行い、
図３の(Ｂ)に示すように、第２のＢＰＳＧ膜46上に、ソ
ース43にまで達する「大きさ0.4μｍ程度の第２のコン
タクトホール47」を形成する。
【０００９】また、前記従来法における“蓄積電極48を
形成する手段”としては、前掲の図３(Ｂ)に続いて、同
図(Ｃ)に示すように、第２のコンタクトホール47上に厚
さ500ｎｍの第１の多結晶シリコン膜50を堆積した後、
厚さ１μｍ程度の第２のフォトレジスト膜53(前記第１
のフォトレジスト膜52と同じ膜厚の第２のフォトレジス
ト膜53)を塗布する。次に、この第２のフォトレジスト
膜53をパターンニングして、図３の(Ｄ)に示すように、
蓄積電極48を形成する。
形成する手段”としては、前掲の図３(Ｂ)に続いて、同
図(Ｃ)に示すように、第２のコンタクトホール47上に厚
さ500ｎｍの第１の多結晶シリコン膜50を堆積した後、
厚さ１μｍ程度の第２のフォトレジスト膜53(前記第１
のフォトレジスト膜52と同じ膜厚の第２のフォトレジス
ト膜53)を塗布する。次に、この第２のフォトレジスト
膜53をパターンニングして、図３の(Ｄ)に示すように、
蓄積電極48を形成する。
【００１０】ところで、従来の“第２のコンタクトホー
ル47の形成”において、厚さ１μｍ程度の第１のフォト
レジスト膜52を塗布するとき、メモリセル領域の端部に
おける段差のため、メモリセル領域端部における第１の
フォトレジスト膜52の膜厚“ｄ1”は、メモリセル領域
中央部の膜厚“ｄ0”よりも約20ｎｍ薄くなる［→図３
の(Ａ)参照］。同様に、従来の“蓄積電極48の形成”に
おいて、厚さ１μｍ程度の第２のフォトレジスト膜53を
塗布するとき、メモリセル領域端部での第２のフォトレ
ジスト膜53の膜厚“ｄ'1”は、メモリセル領域中央部で
の膜厚“ｄ'0”よりも約20ｎｍ薄くなる［→図３の(Ｃ)
参照］。
ル47の形成”において、厚さ１μｍ程度の第１のフォト
レジスト膜52を塗布するとき、メモリセル領域の端部に
おける段差のため、メモリセル領域端部における第１の
フォトレジスト膜52の膜厚“ｄ1”は、メモリセル領域
中央部の膜厚“ｄ0”よりも約20ｎｍ薄くなる［→図３
の(Ａ)参照］。同様に、従来の“蓄積電極48の形成”に
おいて、厚さ１μｍ程度の第２のフォトレジスト膜53を
塗布するとき、メモリセル領域端部での第２のフォトレ
ジスト膜53の膜厚“ｄ'1”は、メモリセル領域中央部で
の膜厚“ｄ'0”よりも約20ｎｍ薄くなる［→図３の(Ｃ)
参照］。
【００１１】この膜厚の差による影響、即ち、第１のフ
ォトレジスト膜52および第２のフォトレジスト膜53の
「メモリセル領域の端部と中央部との膜厚の差」に対す
る影響について、図４および図５を参照して説明する。
なお、図４は、コンタクトホール寸法とフォトレジスト
膜厚との関係を示すグラフである。また、図５は、前掲
の図３(Ｄ)の一部拡大断面図である。
ォトレジスト膜52および第２のフォトレジスト膜53の
「メモリセル領域の端部と中央部との膜厚の差」に対す
る影響について、図４および図５を参照して説明する。
なお、図４は、コンタクトホール寸法とフォトレジスト
膜厚との関係を示すグラフである。また、図５は、前掲
の図３(Ｄ)の一部拡大断面図である。
【００１２】前記したように、従来の“第２のコンタク
トホール47の形成”において、厚さ１μｍ程度の第１の
フォトレジスト膜52を塗布するとき、メモリセル領域の
端部における段差のため、メモリセル領域端部における
第１のフォトレジスト膜52の膜厚“ｄ1”は、メモリセ
ル領域中央部の膜厚“ｄ0”よりも約20ｎｍ薄くなる
［→図３の(Ａ)参照］。
トホール47の形成”において、厚さ１μｍ程度の第１の
フォトレジスト膜52を塗布するとき、メモリセル領域の
端部における段差のため、メモリセル領域端部における
第１のフォトレジスト膜52の膜厚“ｄ1”は、メモリセ
ル領域中央部の膜厚“ｄ0”よりも約20ｎｍ薄くなる
［→図３の(Ａ)参照］。
【００１３】一方、定在波効果のため、コンタクトホー
ル寸法のフォトレジスト膜厚に対する依存性は、図４の
「一点鎖線」に示すような曲線となる(以下、このよう
な曲線を“感度曲線”と呼ぶ)。通常は、コンタクトホ
ールの感度曲線が谷部となるようなフォトレジスト膜厚
を使用している。これは、フォトレジスト膜厚が製造バ
ラツキなどにより変動した場合、コンタクトホール寸法
が大きくなるようにすることで、このホールの開口不良
による歩留低下を防ぐためである。
ル寸法のフォトレジスト膜厚に対する依存性は、図４の
「一点鎖線」に示すような曲線となる(以下、このよう
な曲線を“感度曲線”と呼ぶ)。通常は、コンタクトホ
ールの感度曲線が谷部となるようなフォトレジスト膜厚
を使用している。これは、フォトレジスト膜厚が製造バ
ラツキなどにより変動した場合、コンタクトホール寸法
が大きくなるようにすることで、このホールの開口不良
による歩留低下を防ぐためである。
【００１４】このため、従来の“第２のコンタクトホー
ル47の形成”では、メモリセル領域の端部における第２
のコンタクトホール47の寸法は、メモリセル領域の中央
部よりも約40ｎｍ大きくなる。
ル47の形成”では、メモリセル領域の端部における第２
のコンタクトホール47の寸法は、メモリセル領域の中央
部よりも約40ｎｍ大きくなる。
【００１５】また、従来の“蓄積電極48の形成”におい
ても、同様の理由により、メモリセル領域の端部と中央
部との寸法差が発生する。そして、ラインの感度曲線
は、図４の「実線」に示されるように、コンタクトホー
ルに対して位相が“180度”ずれているため、コンタク
トホール形成時と同じ膜厚のフォトレジスト膜を使用し
た場合は、その膜厚はラインの感度曲線の山部にあた
る。
ても、同様の理由により、メモリセル領域の端部と中央
部との寸法差が発生する。そして、ラインの感度曲線
は、図４の「実線」に示されるように、コンタクトホー
ルに対して位相が“180度”ずれているため、コンタク
トホール形成時と同じ膜厚のフォトレジスト膜を使用し
た場合は、その膜厚はラインの感度曲線の山部にあた
る。
【００１６】一方、前述したように、メモリセル領域端
部での第２のフォトレジスト膜53の膜厚“ｄ'1”は、メ
モリセル領域中央部でのフォトレジスト膜厚“ｄ'0”よ
りも約20ｎｍ薄くなる[→図３の(Ｃ)参照]。したがっ
て、メモリセル領域端部における蓄積電極48の寸法は、
メモリセル領域中央部に比べて約40ｎｍ小さくなる。
部での第２のフォトレジスト膜53の膜厚“ｄ'1”は、メ
モリセル領域中央部でのフォトレジスト膜厚“ｄ'0”よ
りも約20ｎｍ薄くなる[→図３の(Ｃ)参照]。したがっ
て、メモリセル領域端部における蓄積電極48の寸法は、
メモリセル領域中央部に比べて約40ｎｍ小さくなる。
【００１７】このため、図５[前掲の図３(Ｄ)の一部拡
大断面図]に示すように、第２のコンタクトホール47と
蓄積電極48とのマージン“Ｘ”は、メモリセル領域中央
部よりもメモリセル領域端部のほうが約40ｎｍ小さくな
っており、メモリセル領域端部においては、「目合わせ
ずれ」があった場合には、蓄積電極48が第２のコンタク
トホール47を覆いきらない恐れがあった。
大断面図]に示すように、第２のコンタクトホール47と
蓄積電極48とのマージン“Ｘ”は、メモリセル領域中央
部よりもメモリセル領域端部のほうが約40ｎｍ小さくな
っており、メモリセル領域端部においては、「目合わせ
ずれ」があった場合には、蓄積電極48が第２のコンタク
トホール47を覆いきらない恐れがあった。
【００１８】設計ルールが縮小されるに伴い、第２のコ
ンタクトホール47と蓄積電極48とのマージンも縮小され
てきており、例えば設計ルール0.8μの４ＭＤＲＡＭで
は、約250ｎｍであったものが、設計ルール0.4μの１６
ＭＤＲＡＭでは、約40ｎｍとなっている。従って、前世
代の４ＭＤＲＡＭで無視しえたメモリセル領域端部と中
央部の寸法差が、設計ルールの縮小に伴って、無視しえ
ない問題となってきている。
ンタクトホール47と蓄積電極48とのマージンも縮小され
てきており、例えば設計ルール0.8μの４ＭＤＲＡＭで
は、約250ｎｍであったものが、設計ルール0.4μの１６
ＭＤＲＡＭでは、約40ｎｍとなっている。従って、前世
代の４ＭＤＲＡＭで無視しえたメモリセル領域端部と中
央部の寸法差が、設計ルールの縮小に伴って、無視しえ
ない問題となってきている。
【００１９】
【発明が解決しようとする課題】前記したように、従来
法では、メモリセル領域端部における寸法が、メモリセ
ル領域中央部に比べて、第２のコンタクトホール47は大
きく、蓄積電極48は小さくなるので、メモリセル領域端
部において、第２のコンタクトホール47と蓄積電極48と
のマージン“Ｘ”が小さくなっている、という問題があ
った。
法では、メモリセル領域端部における寸法が、メモリセ
ル領域中央部に比べて、第２のコンタクトホール47は大
きく、蓄積電極48は小さくなるので、メモリセル領域端
部において、第２のコンタクトホール47と蓄積電極48と
のマージン“Ｘ”が小さくなっている、という問題があ
った。
【００２０】その理由は、従来法では、前述したとお
り、第２のコンタクトホール47と蓄積電極48とで同じフ
ォトレジスト膜厚を用いているため、メモリセル領域端
部における段差によってフォトレジスト膜厚が薄くなっ
たときの寸法変化傾向が、第２のコンタクトホール47と
蓄積電極48とで逆になっているためである。
り、第２のコンタクトホール47と蓄積電極48とで同じフ
ォトレジスト膜厚を用いているため、メモリセル領域端
部における段差によってフォトレジスト膜厚が薄くなっ
たときの寸法変化傾向が、第２のコンタクトホール47と
蓄積電極48とで逆になっているためである。
【００２１】本発明は、上記従来法の問題点に鑑みなさ
れたものであって、その目的とするところは、メモリセ
ル領域端部における“第２のコンタクトホールと蓄積電
極とのマージン”を拡大し、歩留りおよび信頼性の向上
した半導体装置(メモリ集積回路)を提供することにあ
る。
れたものであって、その目的とするところは、メモリセ
ル領域端部における“第２のコンタクトホールと蓄積電
極とのマージン”を拡大し、歩留りおよび信頼性の向上
した半導体装置(メモリ集積回路)を提供することにあ
る。
【００２２】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、蓄積電極パターンニング時の第２のフォ
トレジスト膜厚を、第２のコンタクトホールパターンニ
ング時の第１のフォトレジスト膜厚に対して、感度曲線
の半周期分だけ異なる膜厚とすることを特徴とし、これ
により、上記目的とする半導体装置(メモリ集積回路)を
提供するものである。
の製造方法は、蓄積電極パターンニング時の第２のフォ
トレジスト膜厚を、第２のコンタクトホールパターンニ
ング時の第１のフォトレジスト膜厚に対して、感度曲線
の半周期分だけ異なる膜厚とすることを特徴とし、これ
により、上記目的とする半導体装置(メモリ集積回路)を
提供するものである。
【００２３】 即ち本発明は、（１）半導体基体上に形
成された絶縁膜上に、フォトレジスト膜厚に対するコン
タクトホール寸法の感度曲線での谷部にあたる膜厚を有
する第１のフォトレジスト膜を形成する工程と、（２）
前記第１のフォトレジスト膜をパターンニングする工程
と、（３）前記第１のフォトレジスト膜をマスクとして
エッチングを行い、コンタクトホールを前記絶縁膜に形
成する工程と、（４）前記コンタクトホール上に導電膜
を形成する工程と、（５）前記導電膜上に、前記第１の
フォトレジスト膜厚から前記コンタクトホール寸法の感
度曲線の（ｎ＋１／２）周期分（ｎは整数）だけ異なる
膜厚の第２のフォトレジスト膜を形成する工程と、
（６）前記第２のフォトレジストをパターンニングする
工程と、（７）前記第２のフォトレジストをマスクとし
てエッチングを行い、前記コンタクトホール上に電極を
形成する工程と、を含む半導体装置の製造方法によっ
て、歩留まり及び信頼性の向上を図ることができる。
（請求項１）
成された絶縁膜上に、フォトレジスト膜厚に対するコン
タクトホール寸法の感度曲線での谷部にあたる膜厚を有
する第１のフォトレジスト膜を形成する工程と、（２）
前記第１のフォトレジスト膜をパターンニングする工程
と、（３）前記第１のフォトレジスト膜をマスクとして
エッチングを行い、コンタクトホールを前記絶縁膜に形
成する工程と、（４）前記コンタクトホール上に導電膜
を形成する工程と、（５）前記導電膜上に、前記第１の
フォトレジスト膜厚から前記コンタクトホール寸法の感
度曲線の（ｎ＋１／２）周期分（ｎは整数）だけ異なる
膜厚の第２のフォトレジスト膜を形成する工程と、
（６）前記第２のフォトレジストをパターンニングする
工程と、（７）前記第２のフォトレジストをマスクとし
てエッチングを行い、前記コンタクトホール上に電極を
形成する工程と、を含む半導体装置の製造方法によっ
て、歩留まり及び信頼性の向上を図ることができる。
（請求項１）
【００２４】 また、（１）半導体基体上に形成された
絶縁膜上に、フォトレジスト膜厚に対するコンタクトホ
ール寸法の感度曲線で、谷部に対応した膜厚と、該膜厚
より薄い膜厚と、を有する第１のフォトレジスト膜を形
成する工程と、（２）前記第１のフォトレジスト膜をパ
ターンニングする工程と、（３）前記第１のフォトレジ
スト膜をマスクとしてエッチングを行い、前記絶縁膜
に、コンタクトホールを形成する工程と、（４）前記コ
ンタクトホール上に導電膜を形成する工程と、（５）前
記コンタクトホール上の導電膜上に、前記谷部に対応し
た第１のフォトレジストの膜厚から前記コンタクトホー
ル寸法の感度曲線の（ｎ＋１／２）周期分（ｎは整数）
だけ異なる膜厚の第２のフォトレジスト膜を形成する工
程と、（６）前記第２のフォトレジストをパターンニン
グする工程と、（７）前記第２のフォトレジストをマス
クとしてエッチングを行い、前記コンタクトホール上に
電極を形成する工程と、を含む半導体装置の製造方法に
よって、場所によって膜厚の異なる場合にも適用が可能
である。（請求項２）さらに、前記谷部に対応した膜厚
の第１のフォトレジストはメモリセル領域の中央部に、
前記谷部に対応した膜厚より薄い領域の第１のフォトレ
ジストは前記メモリセル領域の端部に形成することも可
能である。（請求項３）
絶縁膜上に、フォトレジスト膜厚に対するコンタクトホ
ール寸法の感度曲線で、谷部に対応した膜厚と、該膜厚
より薄い膜厚と、を有する第１のフォトレジスト膜を形
成する工程と、（２）前記第１のフォトレジスト膜をパ
ターンニングする工程と、（３）前記第１のフォトレジ
スト膜をマスクとしてエッチングを行い、前記絶縁膜
に、コンタクトホールを形成する工程と、（４）前記コ
ンタクトホール上に導電膜を形成する工程と、（５）前
記コンタクトホール上の導電膜上に、前記谷部に対応し
た第１のフォトレジストの膜厚から前記コンタクトホー
ル寸法の感度曲線の（ｎ＋１／２）周期分（ｎは整数）
だけ異なる膜厚の第２のフォトレジスト膜を形成する工
程と、（６）前記第２のフォトレジストをパターンニン
グする工程と、（７）前記第２のフォトレジストをマス
クとしてエッチングを行い、前記コンタクトホール上に
電極を形成する工程と、を含む半導体装置の製造方法に
よって、場所によって膜厚の異なる場合にも適用が可能
である。（請求項２）さらに、前記谷部に対応した膜厚
の第１のフォトレジストはメモリセル領域の中央部に、
前記谷部に対応した膜厚より薄い領域の第１のフォトレ
ジストは前記メモリセル領域の端部に形成することも可
能である。（請求項３）
【００２５】（作用）本発明は、蓄積電極パターンニン
グ時の第２のフォトレジスト膜厚を、第２のコンタクト
ホールパターンニング時の第１のフォトレジスト膜厚に
対して、感度曲線の半周期分だけ異なる膜厚としている
ため、そして、メモリセル領域端部における段差によっ
てフォトレジスト膜厚が薄くなったときの寸法変化傾向
が第２のコンタクトホールと蓄積電極とで等しくなって
いるため、メモリセル領域端部における第２のコンタク
トホールと蓄積電極とのマージンが拡大するという作用
効果をもたらす。
グ時の第２のフォトレジスト膜厚を、第２のコンタクト
ホールパターンニング時の第１のフォトレジスト膜厚に
対して、感度曲線の半周期分だけ異なる膜厚としている
ため、そして、メモリセル領域端部における段差によっ
てフォトレジスト膜厚が薄くなったときの寸法変化傾向
が第２のコンタクトホールと蓄積電極とで等しくなって
いるため、メモリセル領域端部における第２のコンタク
トホールと蓄積電極とのマージンが拡大するという作用
効果をもたらす。
【００２６】
【発明の実施の形態】本発明の実施形態について、後の
実施例で参照する図１(Ｂ)［および前掲の図３(Ａ)〜
(Ｄ)］に基づいて説明する。なお、図１(Ｂ)は、本発明
に係る“第２のコンタクトホールの形成工程および蓄積
電極の形成工程”を示す図である。［以下の記載におい
て、各事項に対応する前掲の図３(Ａ)〜(Ｄ)の符号を
[→符号]として付記した。］
実施例で参照する図１(Ｂ)［および前掲の図３(Ａ)〜
(Ｄ)］に基づいて説明する。なお、図１(Ｂ)は、本発明
に係る“第２のコンタクトホールの形成工程および蓄積
電極の形成工程”を示す図である。［以下の記載におい
て、各事項に対応する前掲の図３(Ａ)〜(Ｄ)の符号を
[→符号]として付記した。］
【００２７】図１の(Ｂ)［および前掲の図３(Ａ)〜
(Ｂ)］を参照して説明すると、本発明の最良の実施形態
は、 ・Ｐ型シリコン基板11[→41]上に形成された絶縁膜（第
２のBPSG膜16[→46]）上に、第１のフォトレジスト膜
[→52]を形成する工程、 ・前記第１のフォトレジスト膜[→52]をマスクとしてエ
ッチングを行い、前記絶縁膜（第２のBPSG膜16[→46]）
上に第２のコンタクトホール17[→47]を形成する工程、 からなる「第２のコンタクトホール17[→47]を形成する
工程」を含んでいる。
(Ｂ)］を参照して説明すると、本発明の最良の実施形態
は、 ・Ｐ型シリコン基板11[→41]上に形成された絶縁膜（第
２のBPSG膜16[→46]）上に、第１のフォトレジスト膜
[→52]を形成する工程、 ・前記第１のフォトレジスト膜[→52]をマスクとしてエ
ッチングを行い、前記絶縁膜（第２のBPSG膜16[→46]）
上に第２のコンタクトホール17[→47]を形成する工程、 からなる「第２のコンタクトホール17[→47]を形成する
工程」を含んでいる。
【００２８】また、図１の(Ｂ)［および前掲の図３(Ｃ)
〜(Ｄ)］に示すように、 ・第２のコンタクトホール17[→47]上に導電膜[→第１
の多結晶シリコン膜50]を形成する工程、 ・前記導電膜[→第１の多結晶シリコン膜50]上に、前記
第１のフォトレジスト膜[→52]の膜厚に対して感度曲線
の半周期分だけ異なる膜厚の第２のフォトレジスト膜
[→53]を形成する工程、 ・前記第２のフォトレジスト膜[→53]をパターンニング
する工程、 ・前記第２のフォトレジスト膜[→53]をマスクとしてエ
ッチングを行い、前記第２のコンタクトホール17[→47]
上に蓄積電極18[→48]を形成する工程、 からなる「蓄積電極18[→48]を形成する工程」を含んで
いる。
〜(Ｄ)］に示すように、 ・第２のコンタクトホール17[→47]上に導電膜[→第１
の多結晶シリコン膜50]を形成する工程、 ・前記導電膜[→第１の多結晶シリコン膜50]上に、前記
第１のフォトレジスト膜[→52]の膜厚に対して感度曲線
の半周期分だけ異なる膜厚の第２のフォトレジスト膜
[→53]を形成する工程、 ・前記第２のフォトレジスト膜[→53]をパターンニング
する工程、 ・前記第２のフォトレジスト膜[→53]をマスクとしてエ
ッチングを行い、前記第２のコンタクトホール17[→47]
上に蓄積電極18[→48]を形成する工程、 からなる「蓄積電極18[→48]を形成する工程」を含んで
いる。
【００２９】なお、本発明の上記実施形態において、第
２のフォトレジスト膜[→53]の膜厚は、第１のフォトレ
ジスト膜[→52]の膜厚に対して、ｎを整数として“(ｎ
＋1／2)周期分”だけ異なる膜厚であってもよい。
２のフォトレジスト膜[→53]の膜厚は、第１のフォトレ
ジスト膜[→52]の膜厚に対して、ｎを整数として“(ｎ
＋1／2)周期分”だけ異なる膜厚であってもよい。
【００３０】
【実施例】次に、本発明に係る半導体装置の製造方法の
一実施例について、図１に基づいて詳細に説明する。な
お、図１は、本発明の一実施例を説明する図であって、
(Ａ)〜(Ｃ)に分図して製造工程順に示す半導体チップ
(ＤＲＡＭ)の縦断面図である。
一実施例について、図１に基づいて詳細に説明する。な
お、図１は、本発明の一実施例を説明する図であって、
(Ａ)〜(Ｃ)に分図して製造工程順に示す半導体チップ
(ＤＲＡＭ)の縦断面図である。
【００３１】まず、本実施例で得られたＤＲＡＭについ
て、図１の(Ｃ)を参照して説明すると、このＤＲＡＭ
は、図１の(Ｃ)に示すように、Ｐ型シリコン基板11上に
形成されたフィールド酸化膜12によって分離された活性
領域内に、ｎ型拡散層よりなるソース13，ドレイン(図
示せず)と、これらソース・ドレイン間にゲート酸化膜
を介して形成されたゲート電極(図示せず)とによって
“MOSFET”を構成すると共に、第１のBPSG膜14上に形成
された第１のコンタクトホール(図示せず)を介して、ド
レイン(図示せず)に接続されたビット縁を構成するタン
グステンシリサイド膜15が形成されている。
て、図１の(Ｃ)を参照して説明すると、このＤＲＡＭ
は、図１の(Ｃ)に示すように、Ｐ型シリコン基板11上に
形成されたフィールド酸化膜12によって分離された活性
領域内に、ｎ型拡散層よりなるソース13，ドレイン(図
示せず)と、これらソース・ドレイン間にゲート酸化膜
を介して形成されたゲート電極(図示せず)とによって
“MOSFET”を構成すると共に、第１のBPSG膜14上に形成
された第１のコンタクトホール(図示せず)を介して、ド
レイン(図示せず)に接続されたビット縁を構成するタン
グステンシリサイド膜15が形成されている。
【００３２】そして、第２のBPSG膜16がタングステンシ
リサイド膜15上に形成されており、この第２のBPSG膜16
上に、ソース13にまで達する第２のコンタクトホール17
が形成されている。また、第２のコンタクトホール17を
介して、ソース13に接続された蓄積電極18が形成されて
おり、この蓄積電極18上に、窒化シリコン膜19を介し
て、第２の多結晶シリコン膜21が形成され、そして、蓄
積電極18と窒化シリコン膜19と第２の多結晶シリコン膜
21とが“メモリセルキャパシタ”を構成している。
リサイド膜15上に形成されており、この第２のBPSG膜16
上に、ソース13にまで達する第２のコンタクトホール17
が形成されている。また、第２のコンタクトホール17を
介して、ソース13に接続された蓄積電極18が形成されて
おり、この蓄積電極18上に、窒化シリコン膜19を介し
て、第２の多結晶シリコン膜21が形成され、そして、蓄
積電極18と窒化シリコン膜19と第２の多結晶シリコン膜
21とが“メモリセルキャパシタ”を構成している。
【００３３】上記ＤＲＡＭの製造方法について、図１の
(Ａ)〜(Ｃ)を参照して説明する。まず、図１の(Ａ)に示
すように、Ｐ型シリコン基板11上の表面に、選択酸化法
を用いて厚さ400ｎｍのフィールド酸化膜12を形成して
活性領域を区画し、この活性領域上にゲート酸化膜，ゲ
ート電極，ソース，ドレインを形成してMOSFETを形成す
る。（なお、図中には、ゲート酸化膜，ゲート電極，ド
レインは図示せず、ソースのみを符号“13”として図示
する。） 次に、同じく図１の(Ａ)に示すように、厚さ500ｎｍの
第１のBPSG膜14を堆積した後、第１のコンタクトホール
(図示せず)およびタングステンシリサイド膜15を形成す
る。
(Ａ)〜(Ｃ)を参照して説明する。まず、図１の(Ａ)に示
すように、Ｐ型シリコン基板11上の表面に、選択酸化法
を用いて厚さ400ｎｍのフィールド酸化膜12を形成して
活性領域を区画し、この活性領域上にゲート酸化膜，ゲ
ート電極，ソース，ドレインを形成してMOSFETを形成す
る。（なお、図中には、ゲート酸化膜，ゲート電極，ド
レインは図示せず、ソースのみを符号“13”として図示
する。） 次に、同じく図１の(Ａ)に示すように、厚さ500ｎｍの
第１のBPSG膜14を堆積した後、第１のコンタクトホール
(図示せず)およびタングステンシリサイド膜15を形成す
る。
【００３４】続いて、図１の(Ｂ)に示すように、厚さ50
0ｎｍの第２のBPSG膜16を堆積した後、厚さ１μｍ程度
の第１のフォトレジスト膜(図示せず)を塗布する。この
ときの第１のフォトレジスト膜厚は、ホールの感度曲線
が谷部となる膜厚[前掲の図４の“ｄ0”参照]を使用す
る。そして、周知のエッチング技術により、ソース13に
まで達する第２のコンタクトホール17を第２のBPSG膜16
上に形成する。
0ｎｍの第２のBPSG膜16を堆積した後、厚さ１μｍ程度
の第１のフォトレジスト膜(図示せず)を塗布する。この
ときの第１のフォトレジスト膜厚は、ホールの感度曲線
が谷部となる膜厚[前掲の図４の“ｄ0”参照]を使用す
る。そして、周知のエッチング技術により、ソース13に
まで達する第２のコンタクトホール17を第２のBPSG膜16
上に形成する。
【００３５】次に、前記第１のフォトレジスト膜を除去
し、続いて、厚さ500ｎｍの第１の多結晶シリコン膜を
堆積した後、厚さ１μｍ程度の第２のフォトレジスト膜
(図示せず)を塗布する。このときの第２のフォトレジス
ト膜厚は、第２のコンタクトホール17形成時の前記第１
のフォトレジスト膜厚に対して感度曲線の半周期分だけ
厚い膜厚[前掲の図４の“ｄ2”参照]を使用する。（こ
れは、ラインの感度曲線の谷部にあたっている。）
し、続いて、厚さ500ｎｍの第１の多結晶シリコン膜を
堆積した後、厚さ１μｍ程度の第２のフォトレジスト膜
(図示せず)を塗布する。このときの第２のフォトレジス
ト膜厚は、第２のコンタクトホール17形成時の前記第１
のフォトレジスト膜厚に対して感度曲線の半周期分だけ
厚い膜厚[前掲の図４の“ｄ2”参照]を使用する。（こ
れは、ラインの感度曲線の谷部にあたっている。）
【００３６】そして、周知のエッチング技術により、パ
ターンニングを行い、蓄積電極18を形成し、第２のフォ
トレジスト膜を除去する。このとき、メモリセル領域端
部における第２のコンタクトホール17の寸法は、従来技
術の項で述べたように、メモリセル領域中央部よりも約
“40ｎｍ”大きくなる。
ターンニングを行い、蓄積電極18を形成し、第２のフォ
トレジスト膜を除去する。このとき、メモリセル領域端
部における第２のコンタクトホール17の寸法は、従来技
術の項で述べたように、メモリセル領域中央部よりも約
“40ｎｍ”大きくなる。
【００３７】一方、メモリセル領域端部における蓄積電
極18の寸法は、メモリセル領域中央部よりも約“40ｎ
ｍ”大きくなる。これは、第２のフォトレジスト膜の膜
厚がラインの感度曲線の谷部[前掲の図４の“ｄ2”参
照]となっているので、メモリセル領域端部でこのフォ
トレジスト膜の膜厚が薄くなる[前掲の図４の“ｄ3”参
照]と、寸法が大きくなるためである。
極18の寸法は、メモリセル領域中央部よりも約“40ｎ
ｍ”大きくなる。これは、第２のフォトレジスト膜の膜
厚がラインの感度曲線の谷部[前掲の図４の“ｄ2”参
照]となっているので、メモリセル領域端部でこのフォ
トレジスト膜の膜厚が薄くなる[前掲の図４の“ｄ3”参
照]と、寸法が大きくなるためである。
【００３８】したがって、メモリセル領域端部における
蓄積電極18と第２のコンタクトホール17とのマージン
(前掲の図５の“Ｘ”参照)は、メモリセル領域中央部と
等しくなっている。また、蓄積電極18形成時の第２のフ
ォトレジスト膜厚は、第２のコンタクトホール17形成時
の第１のフォトレジスト膜厚に対して、ｎを整数として
感度曲線の(ｎ＋1／2)周期分異なる膜厚としても、同様
の効果が得られる。
蓄積電極18と第２のコンタクトホール17とのマージン
(前掲の図５の“Ｘ”参照)は、メモリセル領域中央部と
等しくなっている。また、蓄積電極18形成時の第２のフ
ォトレジスト膜厚は、第２のコンタクトホール17形成時
の第１のフォトレジスト膜厚に対して、ｎを整数として
感度曲線の(ｎ＋1／2)周期分異なる膜厚としても、同様
の効果が得られる。
【００３９】
【発明の効果】本発明により生じる効果は、メモリセル
領域端部における第２のコンタクトホールと蓄積電極と
のマージンが拡大することである。その理由は、蓄積電
極パターンニング時の第２のフォトレジスト膜厚を、第
２のコンタクトホールパターンニング時の第１のフォト
レジスト膜厚に対して、感度曲線の半周期分だけ異なる
膜厚としているため、メモリセル領域端部における段差
によってフォトレジスト膜厚が薄くなったときの寸法変
化傾向が、第２のコンタクトホールと蓄積電極とで等し
くなっているためである。
領域端部における第２のコンタクトホールと蓄積電極と
のマージンが拡大することである。その理由は、蓄積電
極パターンニング時の第２のフォトレジスト膜厚を、第
２のコンタクトホールパターンニング時の第１のフォト
レジスト膜厚に対して、感度曲線の半周期分だけ異なる
膜厚としているため、メモリセル領域端部における段差
によってフォトレジスト膜厚が薄くなったときの寸法変
化傾向が、第２のコンタクトホールと蓄積電極とで等し
くなっているためである。
【図１】本発明の一実施例を説明する図であって、(Ａ)
〜(Ｃ)に分図して製造工程順に示す半導体チップ(ＤＲ
ＡＭ)の縦断面図である。
〜(Ｃ)に分図して製造工程順に示す半導体チップ(ＤＲ
ＡＭ)の縦断面図である。
【図２】従来法を説明する図であって、(Ａ)〜(Ｃ)に分
図して製造工程順に示す半導体チップ(ＤＲＡＭ)の縦断
面図である。
図して製造工程順に示す半導体チップ(ＤＲＡＭ)の縦断
面図である。
【図３】図２に示す従来法のうち、第２のコンタクトホ
ールの形成および蓄積電極の形成を説明する図であっ
て、(Ａ)〜(Ｂ)および(Ｃ)〜(Ｄ)に分図して形成工程順
に示す半導体チップ(ＤＲＡＭ)の縦断面図である。
ールの形成および蓄積電極の形成を説明する図であっ
て、(Ａ)〜(Ｂ)および(Ｃ)〜(Ｄ)に分図して形成工程順
に示す半導体チップ(ＤＲＡＭ)の縦断面図である。
【図４】コンタクトホール寸法とフォトレジスト膜厚と
の関係を示すグラフである。
の関係を示すグラフである。
【図５】図３(Ｄ)の一部拡大断面図である。
１１，４１ ｐ型シリコン基板
１２，４２ フィールド酸化膜
１３，４３ ソース
１４，４４ 第１のＢＰＳＧ膜
１５，４５ タングステンシリサイド膜
１６，４６ 第２のＢＰＳＧ膜
１７，４７ 第２のコンタクトホール
１８，４８ 蓄積電極
１９，４９ 窒化シリコン膜
２０，５０ 第１の多結晶シリコン膜
２１，５１ 第２の多結晶シリコン膜
２２，５２ 第１のフォトレジスト膜
２３，５３ 第２のフォトレジスト膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/108
(72)発明者 吉田 直之
東京都港区芝五丁目７番１号日本電気株
式会社内
(56)参考文献 特開 昭62−155514（ＪＰ，Ａ)
特開 平２−7515（ＪＰ，Ａ)
特開 平４−304619（ＪＰ，Ａ)
特開 平10−256149（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/108
H01L 21/8242
Claims (3)
- 【請求項１】 （１）半導体基体上に形成された絶縁膜
上に、フォトレジスト膜厚に対するコンタクトホール寸
法の感度曲線での谷部にあたる膜厚を有する第１のフォ
トレジスト膜を形成する工程と、 （２）前記第１のフォトレジスト膜をパターンニングす
る工程と、 （３）前記第１のフォトレジスト膜をマスクとしてエッ
チングを行い、コンタクトホールを前記絶縁膜に形成す
る工程と、 （４）前記コンタクトホール上に導電膜を形成する工程
と、 （５）前記導電膜上に、前記第１のフォトレジスト膜厚
から前記コンタクトホール寸法の感度曲線の（ｎ＋１／
２）周期分（ｎは整数）だけ異なる膜厚の第２のフォト
レジスト膜を形成する工程と、 （６）前記第２のフォトレジストをパターンニングする
工程と、 （７）前記第２のフォトレジストをマスクとしてエッチ
ングを行い、前記コンタクトホール上に電極を形成する
工程と、を含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 （１）半導体基体上に形成された絶縁膜
上に、フォトレジスト膜厚に対するコンタクトホール寸
法の感度曲線で、谷部に対応した膜厚と、該膜厚より薄
い膜厚と、を有する第１のフォトレジスト膜を形成する
工程と、 （２）前記第１のフォトレジスト膜をパターンニングす
る工程と、 （３）前記第１のフォトレジスト膜をマスクとしてエッ
チングを行い、前記絶縁膜に、コンタクトホールを形成
する工程と、 （４）前記コンタクトホール上に導電膜を形成する工程
と、 （５）前記コンタクトホール上の導電膜上に、前記谷部
に対応した第１のフォトレジストの膜厚から前記コンタ
クトホール寸法の感度曲線の（ｎ＋１／２）周期分（ｎ
は整数）だけ異なる膜厚の第２のフォトレジスト膜を形
成する工程と、 （６）前記第２のフォトレジストをパターンニングする
工程と、 （７）前記第２のフォトレジストをマスクとしてエッチ
ングを行い、前記コンタクトホール上に電極を形成する
工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記谷部に対応した膜厚の第１のフォト
レジストはメモリセル領域の中央部に、前記谷部に対応
した膜厚より薄い領域の第１のフォトレジストは前記メ
モリセル領域の端部に形成される、ことを特徴とする請
求項２に記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33439097A JP3478961B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体装置の製造方法 |
| TW087119901A TW434679B (en) | 1997-12-04 | 1998-12-01 | Process for exactly transferring latent images in photo-resist layer non-uniform in thickness in fabrication of semiconductor integrated circuit device |
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