JPH11330399A - ダイナミックｒａｍセルキャパシタの製造方法 - Google Patents
ダイナミックｒａｍセルキャパシタの製造方法Info
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- JPH11330399A JPH11330399A JP11072636A JP7263699A JPH11330399A JP H11330399 A JPH11330399 A JP H11330399A JP 11072636 A JP11072636 A JP 11072636A JP 7263699 A JP7263699 A JP 7263699A JP H11330399 A JPH11330399 A JP H11330399A
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- conductive layer
- forming
- contact plug
- insulating layer
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ストレージノードコンタクトホールの入口に
アンダーカットの発生を防止し、後続洗浄工程等でスト
レージノードが倒れることが防止できるＤＲＡＭセルキ
ャパシタの製造方法を提供する。 【解決手段】 本発明は、セルトランジスタを含めて半
導体基板１００上に絶縁層が形成され、絶縁層がエッチ
ングされてストレージノードコンタクトホール１１０ｄ
〜１１０ｆが形成され、コンタクトホールに第１導電層
で満たしてストレージノードコンタクトプラグ１２２ａ
〜１２２ｄが形成され、絶縁層の一部厚さをエッチング
して突出された形態のコンタクトプラグ１２２ａ〜１２
２ｄが形成され、突出された形態のコンタクトプラグを
含め絶縁層上に第２導電層が形成され、第２導電層をパ
ターニングして突出された形態のコンタクトプラグと電
気的に接続されるストレージノード１２４ｅが形成され
ることを特徴とする。
アンダーカットの発生を防止し、後続洗浄工程等でスト
レージノードが倒れることが防止できるＤＲＡＭセルキ
ャパシタの製造方法を提供する。 【解決手段】 本発明は、セルトランジスタを含めて半
導体基板１００上に絶縁層が形成され、絶縁層がエッチ
ングされてストレージノードコンタクトホール１１０ｄ
〜１１０ｆが形成され、コンタクトホールに第１導電層
で満たしてストレージノードコンタクトプラグ１２２ａ
〜１２２ｄが形成され、絶縁層の一部厚さをエッチング
して突出された形態のコンタクトプラグ１２２ａ〜１２
２ｄが形成され、突出された形態のコンタクトプラグを
含め絶縁層上に第２導電層が形成され、第２導電層をパ
ターニングして突出された形態のコンタクトプラグと電
気的に接続されるストレージノード１２４ｅが形成され
ることを特徴とする。
Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭセルキャパシタ（cel
l capacitor）の製造方法に係り、より具体的にはスト
レージノード（storage node）形成のための過エッチン
グ（over etch）工程時発生されるアンダーカット（und
er cut）によるストレージノードの倒れることを防止す
るＤＲＡＭセルキャパシッタの製造方法に関する。
本発明は、ＤＲＡＭセルキャパシタ（cel
l capacitor）の製造方法に係り、より具体的にはスト
レージノード（storage node）形成のための過エッチン
グ（over etch）工程時発生されるアンダーカット（und
er cut）によるストレージノードの倒れることを防止す
るＤＲＡＭセルキャパシッタの製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭが高集積化されることにより、
セルキャパシタのストレージノードのキャパシタンスを
増加させるため高誘電体薄膜製造技術及びストレージノ
ードの構造変形等の方法が試されている。しかし、この
ような方法等は色々技術的な制約を有する。
ＤＲＡＭが高集積化されることにより、
セルキャパシタのストレージノードのキャパシタンスを
増加させるため高誘電体薄膜製造技術及びストレージノ
ードの構造変形等の方法が試されている。しかし、この
ような方法等は色々技術的な制約を有する。
【０００３】従って、最も容易に具現できる方法で、ス
トレージノードの高さを増加させて所望のキャパシタン
スを得る方法が使用されている。図１は、従来のＤＲＡ
Ｍのストレージノードの構造を示した断面図である。
トレージノードの高さを増加させて所望のキャパシタン
スを得る方法が使用されている。図１は、従来のＤＲＡ
Ｍのストレージノードの構造を示した断面図である。
【０００４】図１を参照すると、従来のストレージノー
ドの構造は、活性領域と非活性領域を定義して半導体基
板２内に素子隔離膜４が形成されている。半導体基板２
上に複数個のゲート電極６〜１１が形成されている。ゲ
ート電極６〜１１を覆うように酸化膜１２が形成されて
いる。ゲート電極６〜１１の間の酸化膜１２を突き抜い
て活性領域の半導体基板２と電気的に接続されるように
導電膜パッド１４〜１６が形成されている。導電膜パッ
ド１４〜１６を含めて酸化膜１２上に他の酸化膜１８及
びシリコン窒化膜２０が順次に形成されている。シリコ
ン窒化膜２０及びその下部の酸化膜１８をエッチングし
て形成されたストレージノードコンタクトホール２２
ａ、２２ｂを満たして導電膜パッド１４〜１６と各々電
気的に接続されるようにストレージノード２４ａ、２４
ｂが形成されている。
ドの構造は、活性領域と非活性領域を定義して半導体基
板２内に素子隔離膜４が形成されている。半導体基板２
上に複数個のゲート電極６〜１１が形成されている。ゲ
ート電極６〜１１を覆うように酸化膜１２が形成されて
いる。ゲート電極６〜１１の間の酸化膜１２を突き抜い
て活性領域の半導体基板２と電気的に接続されるように
導電膜パッド１４〜１６が形成されている。導電膜パッ
ド１４〜１６を含めて酸化膜１２上に他の酸化膜１８及
びシリコン窒化膜２０が順次に形成されている。シリコ
ン窒化膜２０及びその下部の酸化膜１８をエッチングし
て形成されたストレージノードコンタクトホール２２
ａ、２２ｂを満たして導電膜パッド１４〜１６と各々電
気的に接続されるようにストレージノード２４ａ、２４
ｂが形成されている。
【０００５】しかし、前述したような構造を有する従来
のストレージノードの製造方法において、ストレージノ
ード形成のための過エッチング工程時、図１に示された
ように、ストレージノード２４ａ、２４ｂが誤整列（mi
s-align）された場合、コンタクトホール２２ａ、２２
ｂの入口に参照番号２５に示したように、アンダーカッ
トが発生される。
のストレージノードの製造方法において、ストレージノ
ード形成のための過エッチング工程時、図１に示された
ように、ストレージノード２４ａ、２４ｂが誤整列（mi
s-align）された場合、コンタクトホール２２ａ、２２
ｂの入口に参照番号２５に示したように、アンダーカッ
トが発生される。
【０００６】これにより、アンダーカット部位に加えら
れるストレス（stress）及び後続洗浄工程等によりスト
レージノード２４ａ、２４ｂが倒れる（fall down）問
題点が発生される。又、セルキャパシタンスを増加させ
るためストレージノード２４ａ、２４ｂの表面にＨＳＧ
（HemiSpherical Grain）を成長させる場合、アンダー
カット部位にもＨＳＧが成長されることによりコンタク
トフェイル（contact fail）等の問題点が発生される。
れるストレス（stress）及び後続洗浄工程等によりスト
レージノード２４ａ、２４ｂが倒れる（fall down）問
題点が発生される。又、セルキャパシタンスを増加させ
るためストレージノード２４ａ、２４ｂの表面にＨＳＧ
（HemiSpherical Grain）を成長させる場合、アンダー
カット部位にもＨＳＧが成長されることによりコンタク
トフェイル（contact fail）等の問題点が発生される。
【０００７】
【発明が解決しようとする課題】
本発明の目的はストレージノードを形成
するための過エッチング工程時アンダーカットが防止で
き、従ってストレージノードの倒れることが防止できる
ＤＲＡＭセルキャパシタの製造方法を提供することにあ
る。
本発明の目的はストレージノードを形成
するための過エッチング工程時アンダーカットが防止で
き、従ってストレージノードの倒れることが防止できる
ＤＲＡＭセルキャパシタの製造方法を提供することにあ
る。
【０００８】
【課題を解決するための手段】前述した目的を達成する
ための本発明によると、ＤＲＡＭセルキャパシタの製造
方法は、ゲート電極が形成された半導体基板上にゲート
電極を含めて絶縁層を形成する段階と、絶縁層をエッチ
ングしてゲート電極の間の半導体基板が露出されるよう
にストレージノードコンタクトホールを形成する段階
と、ストレージノードコンタクトホールに第１導電層で
満たしてストレージノードコンタクトプラグを形成する
段階と、絶縁層の一部厚さをエッチングしてコンタクト
プラグの一部を露出させて突出された（protrusive）形
態のコンタクトプラグを形成する段階と、突出された形
態のコンタクトプラグを含めて絶縁層上に第２導電層を
形成する段階と、第２導電層をパターニングして突出さ
れた形態のコンタクトプラグと電気的に接続されるスト
レージノードを形成する段階とを含む。
ための本発明によると、ＤＲＡＭセルキャパシタの製造
方法は、ゲート電極が形成された半導体基板上にゲート
電極を含めて絶縁層を形成する段階と、絶縁層をエッチ
ングしてゲート電極の間の半導体基板が露出されるよう
にストレージノードコンタクトホールを形成する段階
と、ストレージノードコンタクトホールに第１導電層で
満たしてストレージノードコンタクトプラグを形成する
段階と、絶縁層の一部厚さをエッチングしてコンタクト
プラグの一部を露出させて突出された（protrusive）形
態のコンタクトプラグを形成する段階と、突出された形
態のコンタクトプラグを含めて絶縁層上に第２導電層を
形成する段階と、第２導電層をパターニングして突出さ
れた形態のコンタクトプラグと電気的に接続されるスト
レージノードを形成する段階とを含む。
【０００９】前述した目的を達成するための本発明によ
ると、ゲート電極が形成された半導体基板上にゲート電
極を含めて第１絶縁層を形成する段階と、第１絶縁層を
突き抜いてゲート電極の間の半導体基板と電気的に接続
されるように導電膜パッドを形成する段階と、導電膜パ
ッドを含めて第１絶縁層上に第２絶縁層を形成する段階
と、第２絶縁層をエッチングして導電膜パッドの上部表
面の一部が露出されるようにストレージノードコンタク
トホールを形成する段階と、ストレージノードコンタク
トホールに第１導電層で充填してストレージノードコン
タクトプラグを形成する段階と、第２絶縁層の一部厚さ
をエッチングして突出された形態のコンタクトプラグを
形成する段階と、突出された形態のコンタクトプラグを
含めて絶縁層上に第２導電層を形成する段階と、第２導
電層をパターニングして突出された形態のコンタクトプ
ラグと電気的に接続されるストレージノードを形成する
段階とを含む。
ると、ゲート電極が形成された半導体基板上にゲート電
極を含めて第１絶縁層を形成する段階と、第１絶縁層を
突き抜いてゲート電極の間の半導体基板と電気的に接続
されるように導電膜パッドを形成する段階と、導電膜パ
ッドを含めて第１絶縁層上に第２絶縁層を形成する段階
と、第２絶縁層をエッチングして導電膜パッドの上部表
面の一部が露出されるようにストレージノードコンタク
トホールを形成する段階と、ストレージノードコンタク
トホールに第１導電層で充填してストレージノードコン
タクトプラグを形成する段階と、第２絶縁層の一部厚さ
をエッチングして突出された形態のコンタクトプラグを
形成する段階と、突出された形態のコンタクトプラグを
含めて絶縁層上に第２導電層を形成する段階と、第２導
電層をパターニングして突出された形態のコンタクトプ
ラグと電気的に接続されるストレージノードを形成する
段階とを含む。
【００１０】この方法の望ましい実施形態において、第
２絶縁層は、酸化膜と酸化膜間にシリコン窒化膜が形成
された多層膜であって、このシリコン窒化膜は、第２絶
縁層エッチング時、エッチング停止層として使用され
る。この方法の望ましい実施形態において、第１導電層
は第２導電層と同様エッチング率及び第２導電層のエッ
チング率より低いエッチング率いずれか一つを有する。
２絶縁層は、酸化膜と酸化膜間にシリコン窒化膜が形成
された多層膜であって、このシリコン窒化膜は、第２絶
縁層エッチング時、エッチング停止層として使用され
る。この方法の望ましい実施形態において、第１導電層
は第２導電層と同様エッチング率及び第２導電層のエッ
チング率より低いエッチング率いずれか一つを有する。
【００１１】この方法の望ましい実施形態において、第
１導電層は、ポリシリコン、タングステン、そしてＴｉ
Ｎのいずれか一つであって、第２導電層はポリシリコン
である。この方法の望ましい実施形態において、突出さ
れた形態のコンタクトプラグは、ストレージノードコン
タクトプラグ上の第２導電層の厚さマージンを増加させ
る。
１導電層は、ポリシリコン、タングステン、そしてＴｉ
Ｎのいずれか一つであって、第２導電層はポリシリコン
である。この方法の望ましい実施形態において、突出さ
れた形態のコンタクトプラグは、ストレージノードコン
タクトプラグ上の第２導電層の厚さマージンを増加させ
る。
【００１２】図７を参照すれば、本発明の実施形態によ
る新たなＤＲＡＭセルキャパシタの製造方法は、突出形
態のストレージノードコンタクトプラグを形成した後ス
トレージノードを形成することにより、ストレージノー
ド形成のための過エッチング工程時ストレージノードコ
ンタクトホールの入口に発生されるアンダーカットが防
止でき、従って、アンダーカット部位に加えられるスト
レス及び後続洗浄工程等によりストレージノードが倒れ
ることが防止できる。
る新たなＤＲＡＭセルキャパシタの製造方法は、突出形
態のストレージノードコンタクトプラグを形成した後ス
トレージノードを形成することにより、ストレージノー
ド形成のための過エッチング工程時ストレージノードコ
ンタクトホールの入口に発生されるアンダーカットが防
止でき、従って、アンダーカット部位に加えられるスト
レス及び後続洗浄工程等によりストレージノードが倒れ
ることが防止できる。
【００１３】
【発明の実施の形態】以下、図２乃至図７を参照して本
発明の実施形態を詳細に説明する。図２は、本発明の実
施形態によるストレージノードコンタクトプラグ１２２
ａ〜１２２ｄ形成後のＤＲＡＭの平面図である。図２を
参照すれば、本発明の実施形態によるストレージノード
コンタクトプラグ１２２ａ〜１２２ｄ形成後のＤＲＡＭ
は、非活性領域１０２内の複数個の活性領域１０１ａ〜
１０１ｃと、複数個のゲートライン１０３〜１０８を含
む。
発明の実施形態を詳細に説明する。図２は、本発明の実
施形態によるストレージノードコンタクトプラグ１２２
ａ〜１２２ｄ形成後のＤＲＡＭの平面図である。図２を
参照すれば、本発明の実施形態によるストレージノード
コンタクトプラグ１２２ａ〜１２２ｄ形成後のＤＲＡＭ
は、非活性領域１０２内の複数個の活性領域１０１ａ〜
１０１ｃと、複数個のゲートライン１０３〜１０８を含
む。
【００１４】ＤＲＡＭは、複数個の導電膜パッド１１２
ａ〜１１２ｆと、複数個のストレージノードコンタクト
プラグ１２２ａ〜１２２ｄと、ビットライン１１６ａ、
１１６ｂを含む。図３は、図２のＡ−Ａ’ラインを従っ
て切開されたＤＲＡＭの断面図であり、図４は、図２の
Ｂ−Ｂ’ラインを従って切開されたＤＲＡＭの断面図で
ある。
ａ〜１１２ｆと、複数個のストレージノードコンタクト
プラグ１２２ａ〜１２２ｄと、ビットライン１１６ａ、
１１６ｂを含む。図３は、図２のＡ−Ａ’ラインを従っ
て切開されたＤＲＡＭの断面図であり、図４は、図２の
Ｂ−Ｂ’ラインを従って切開されたＤＲＡＭの断面図で
ある。
【００１５】図３において、ＤＲＡＭセルキャパシタの
製造方法は先ず、半導体基板１００上に活性領域１０１
ｃと非活性領域を定義して半導体基板１００内に素子隔
離膜１０２が形成される。半導体基板１００上に複数個
のゲート電極１０３〜１０８が形成される。活性領域１
０１ｃのゲート電極１０５、１０６の両側半導体基板１
００内にソース／ドレーン領域(図示せず)が形成されて
セルトレンジスタが形成される。セルトレンジスタを含
めて半導体基板１００上に平坦な上部表面を有する第１
絶縁層１０９が形成される。第１絶縁層１０９をエッチ
ングしてゲート電極１０５、１０６両側のソース／ドレ
ーン領域が露出されるようにストレージノードパッドコ
ンタクトホール１１０ｄ、１１０ｆ及びビットラインパ
ッドコンタクトホール１１０ｅが各々形成される。
製造方法は先ず、半導体基板１００上に活性領域１０１
ｃと非活性領域を定義して半導体基板１００内に素子隔
離膜１０２が形成される。半導体基板１００上に複数個
のゲート電極１０３〜１０８が形成される。活性領域１
０１ｃのゲート電極１０５、１０６の両側半導体基板１
００内にソース／ドレーン領域(図示せず)が形成されて
セルトレンジスタが形成される。セルトレンジスタを含
めて半導体基板１００上に平坦な上部表面を有する第１
絶縁層１０９が形成される。第１絶縁層１０９をエッチ
ングしてゲート電極１０５、１０６両側のソース／ドレ
ーン領域が露出されるようにストレージノードパッドコ
ンタクトホール１１０ｄ、１１０ｆ及びビットラインパ
ッドコンタクトホール１１０ｅが各々形成される。
【００１６】コンタクトホール１１０ｄ〜１１０fがポ
リシリコン膜等の導電膜に満たして各々ストレージノー
ドパッド１１２ｄ、１１２ｆ及びビットラインパッド１
１２ｅが形成される。パッド１１２ｄ〜１１２ｆを含め
て第１絶縁層１０９上に第２絶縁層１２０が形成され
る。第２絶縁層１２０は例えば、酸化膜１１４と酸化膜
１１８間に酸化膜とエッチング選択比を有する絶縁膜１
１７が挿入された多層膜である。この際、酸化膜とエッ
チング選択比を有する絶縁膜１１７は例えば、シリコン
窒化膜（ＳｉＮ）１１７である。
リシリコン膜等の導電膜に満たして各々ストレージノー
ドパッド１１２ｄ、１１２ｆ及びビットラインパッド１
１２ｅが形成される。パッド１１２ｄ〜１１２ｆを含め
て第１絶縁層１０９上に第２絶縁層１２０が形成され
る。第２絶縁層１２０は例えば、酸化膜１１４と酸化膜
１１８間に酸化膜とエッチング選択比を有する絶縁膜１
１７が挿入された多層膜である。この際、酸化膜とエッ
チング選択比を有する絶縁膜１１７は例えば、シリコン
窒化膜（ＳｉＮ）１１７である。
【００１７】一方、図４に示されたように、第２絶縁層
１２０内にさらに具体的に、シリコン窒化膜１１７下部
の酸化膜１１４内にビットライン１１６ａ、１１６ｂが
形成される。
１２０内にさらに具体的に、シリコン窒化膜１１７下部
の酸化膜１１４内にビットライン１１６ａ、１１６ｂが
形成される。
【００１８】ストレージノードパッド１１２ｄ、１１２
ｆの上部表面の一部が露出されるように第２絶縁層１２
０がエッチングされてストレージノードコンタクトホー
ル１２１ｄ、１２１ｆが形成される。ストレージノード
コンタクトホール１２１ｄ、１２１ｆが第１導電層に満
たしてストレージノードコンタクトプラグ１２２ｃ、１
２２ｄが形成される。
ｆの上部表面の一部が露出されるように第２絶縁層１２
０がエッチングされてストレージノードコンタクトホー
ル１２１ｄ、１２１ｆが形成される。ストレージノード
コンタクトホール１２１ｄ、１２１ｆが第１導電層に満
たしてストレージノードコンタクトプラグ１２２ｃ、１
２２ｄが形成される。
【００１９】第１導電層は、後続工程のストレージノー
ドを形成するための第２導電層のエッチング率以下のエ
ッチング率を有する物質で形成される。即ち、第１導電
層は、第２導電層のエッチング率と同じかそのよりは低
いエッチング率を有する物質で形成される。第１導電層
は例えば、ポリシリコン又はタングステン（Ｗ）又はチ
タン窒化膜(ＴｉＮ)等である。
ドを形成するための第２導電層のエッチング率以下のエ
ッチング率を有する物質で形成される。即ち、第１導電
層は、第２導電層のエッチング率と同じかそのよりは低
いエッチング率を有する物質で形成される。第１導電層
は例えば、ポリシリコン又はタングステン（Ｗ）又はチ
タン窒化膜(ＴｉＮ)等である。
【００２０】図５は、本発明の実施形態によるストレー
ジノード形成後のＤＲＡＭの平面図である。図５を参照
すると、ストレージノード形成後のＤＲＡＭは、ストレ
ージノードコンタクトプラグ１２２ａ〜１２２ｄとオー
バラップされるように形成されたストレージノード１２
４ａ〜１２４ｆを含む。図６は、図４のＡ−Ａ’ライン
に従って切開されたＤＲＡＭの断面図であって、図７
は、図４のＢ−Ｂ’ラインに従って切開されたＤＲＡＭ
の断面図である。
ジノード形成後のＤＲＡＭの平面図である。図５を参照
すると、ストレージノード形成後のＤＲＡＭは、ストレ
ージノードコンタクトプラグ１２２ａ〜１２２ｄとオー
バラップされるように形成されたストレージノード１２
４ａ〜１２４ｆを含む。図６は、図４のＡ−Ａ’ライン
に従って切開されたＤＲＡＭの断面図であって、図７
は、図４のＢ−Ｂ’ラインに従って切開されたＤＲＡＭ
の断面図である。
【００２１】図６において、ストレージノードコンタク
トプラグ１２２ｃ、１２２ｄが形成された後、第２絶縁
層１２０の一定厚さが前面エッチングされて突出された
形態のコンタクトプラグが形成される。第２絶縁層１２
０のエッチングは湿式エッチング方法又は乾式エッチン
グ方法に遂行される。この際、第２絶縁層１２０内のシ
リコン窒化膜１１７がエッチング停止層（etch stoppin
g layer）として使用され、これにより、シリコン窒化
膜１１７下部の酸化膜１１４が保護される。突出された
コンタクトプラグの高さは５００ 〜１５００ の範囲
を有する。
トプラグ１２２ｃ、１２２ｄが形成された後、第２絶縁
層１２０の一定厚さが前面エッチングされて突出された
形態のコンタクトプラグが形成される。第２絶縁層１２
０のエッチングは湿式エッチング方法又は乾式エッチン
グ方法に遂行される。この際、第２絶縁層１２０内のシ
リコン窒化膜１１７がエッチング停止層（etch stoppin
g layer）として使用され、これにより、シリコン窒化
膜１１７下部の酸化膜１１４が保護される。突出された
コンタクトプラグの高さは５００ 〜１５００ の範囲
を有する。
【００２２】このため、シリコン窒化膜１１７上の酸化
膜１１８が５００ 〜１５００ 厚さ範囲内に形成され
る。突出された形態のコンタクトプラグを含めてシリコ
ン窒化膜１１７上に第２導電層が形成される。第２導電
層は８０００ 〜１００００の厚さ範囲内に形成され
る。突出された形態のコンタクトプラグにより、ストレ
ージノードコンタクトプラグ１２２ａ〜１２２ｄ上の第
２導電層の厚さマージンを有する。第２導電層は例え
ば、ポリシリコン層である。第２導電層がストレージノ
ード形成のためのマスクを使用してパターニングされ
て、ストレージノード１２４ｅ、１２４ｆが形成され
る。ここで、ストレージノード１２４ｅ、１２４ｆが誤
整列された場合を示している。
膜１１８が５００ 〜１５００ 厚さ範囲内に形成され
る。突出された形態のコンタクトプラグを含めてシリコ
ン窒化膜１１７上に第２導電層が形成される。第２導電
層は８０００ 〜１００００の厚さ範囲内に形成され
る。突出された形態のコンタクトプラグにより、ストレ
ージノードコンタクトプラグ１２２ａ〜１２２ｄ上の第
２導電層の厚さマージンを有する。第２導電層は例え
ば、ポリシリコン層である。第２導電層がストレージノ
ード形成のためのマスクを使用してパターニングされ
て、ストレージノード１２４ｅ、１２４ｆが形成され
る。ここで、ストレージノード１２４ｅ、１２４ｆが誤
整列された場合を示している。
【００２３】この際、突出された形態のコンタクトプラ
グによる第２導電層の厚さマージンは、ストレージノー
ド１２４ｅ、１２４ｆ形成時、過エッチングマージンを
増加させる。従って、ストレージノード１２４ｅ、１２
４ｆが誤整列された場合にもシリコン窒化膜１１７と共
にストレージノードコンタクトプラグ１２２ｃ、１２２
ｄ内部までのエッチングを防止する。
グによる第２導電層の厚さマージンは、ストレージノー
ド１２４ｅ、１２４ｆ形成時、過エッチングマージンを
増加させる。従って、ストレージノード１２４ｅ、１２
４ｆが誤整列された場合にもシリコン窒化膜１１７と共
にストレージノードコンタクトプラグ１２２ｃ、１２２
ｄ内部までのエッチングを防止する。
【００２４】特に、図７に示されたように、ストレージ
ノードコンタクトプラグ１２２ｂ、１２２ｃ両側の第２
絶縁層とオーバラップマージンが相対的に足りない断面
の場合、突出された形態のコンタクトプラグによる過エ
ッチングマージンの増加によりストレージノード形成工
程が安定化される。一方、突出された形態のコンタクト
プラグの上部表面又は突出された表面全体にＴｉＳｉ等
のようなシリサイド膜(図示せず)をさらに形成して後続
ストレージノード形成時、過エッチングマージンが増加
できることもある。
ノードコンタクトプラグ１２２ｂ、１２２ｃ両側の第２
絶縁層とオーバラップマージンが相対的に足りない断面
の場合、突出された形態のコンタクトプラグによる過エ
ッチングマージンの増加によりストレージノード形成工
程が安定化される。一方、突出された形態のコンタクト
プラグの上部表面又は突出された表面全体にＴｉＳｉ等
のようなシリサイド膜(図示せず)をさらに形成して後続
ストレージノード形成時、過エッチングマージンが増加
できることもある。
【００２５】
【発明の効果】本発明は、突出形態のストレージノード
コンタクトプラグを形成した後ストレージノードを形成
することにより、ストレージノード形成のための過エッ
チング工程時ストレージノードコンタクトホールの入口
に発生されるアンダーカットが防止できて、従って、ア
ンダーカット部位に加えられるストレス及び後続洗浄工
程等によりストレージノードが倒れることが防止でき
る。
コンタクトプラグを形成した後ストレージノードを形成
することにより、ストレージノード形成のための過エッ
チング工程時ストレージノードコンタクトホールの入口
に発生されるアンダーカットが防止できて、従って、ア
ンダーカット部位に加えられるストレス及び後続洗浄工
程等によりストレージノードが倒れることが防止でき
る。
【図１】 従来のＤＲＡＭのストレージノードの構造を
示した断面図である。
示した断面図である。
【図２】 本発明の実施形態によるストレージノードコ
ンタクトプラグ形成後のＤＲＡＭの平面図である。
ンタクトプラグ形成後のＤＲＡＭの平面図である。
【図３】 図２のＡ−Ａ’ラインを従って切開されたＤ
ＲＡＭの断面図である。
ＲＡＭの断面図である。
【図４】 図２のＢ−Ｂ’ラインを従って切開されたＤ
ＲＡＭの断面図である。
ＲＡＭの断面図である。
【図５】 本発明の実施形態によるストレージノード形
成後のＤＲＡＭの平面図である。
成後のＤＲＡＭの平面図である。
【図６】 図５のＡ−Ａ’ラインを従って切開されたＤ
ＲＡＭの断面図である。
ＲＡＭの断面図である。
【図７】 図５のＢ−Ｂ’ラインを従って切開されたＤ
ＲＡＭの断面図である。
ＲＡＭの断面図である。
２，１００ 半導体基板 ４，１０２ 素子隔離膜， 非活性領域 ６〜１１，１０３〜１０８ ゲート電極 １２，１８，１１４，１１８ 酸化膜 １４〜１６，１１２ａ〜１１２ｆ 導電膜パッド ２０，１１７ シリコン窒化膜 ２４ａ，２４ｂ，１２４ａ〜１２４ｆ ストレージノー
ド １０１ａ〜１０１ｃ 活性領域 １０９ 第１絶縁層 １１６ａ，１１６ｂ ビットライン １２０ 第２絶縁層 １２２ａ〜１２２ｄ ストレージノードコンタクトプラ
グ
ド １０１ａ〜１０１ｃ 活性領域 １０９ 第１絶縁層 １１６ａ，１１６ｂ ビットライン １２０ 第２絶縁層 １２２ａ〜１２２ｄ ストレージノードコンタクトプラ
グ
Claims (9)
- 【請求項１】 ゲート電極が形成された半導体基板上に
前記ゲート電極を含めて絶縁層を形成する段階と、 前記絶縁層をエッチングして前記ゲート電極間の半導体
基板が露出されるようにストレージノードコンタクトホ
ールを形成する段階と、 前記ストレージノードコンタクトホールに第１導電層で
充填してストレージノードコンタクトプラグを形成する
段階と、 前記絶縁層の一定厚さをエッチングして前記コンタクト
プラグの一部を露出させて突出された形態のコンタクト
プラグを形成する段階と、 前記突出された形態のコンタクトプラグを含めて絶縁層
上に第２導電層を形成する段階と、 前記第２導電層をパターニングして前記突出された形態
のコンタクトプラグと電気的に接続されるストレージノ
ードを形成する段階とを含むことを特徴とするＤＲＡＭ
セルキャパシタの製造方法。 - 【請求項２】 前記第１導電層は、前記第２導電層と同
一のエッチング率及び前記第２導電層のエッチング率よ
り低いエッチング率のいずれか一つを有することを特徴
とする請求項１に記載のＤＲＡＭセルキャパシタの製造
方法。 - 【請求項３】 前記第１導電層は、ポリシリコン、タン
グステン、そしてＴｉＮのいずれか一つであって、前記
第２導電層はポリシリコンであることを特徴とする請求
項１に記載のＤＲＡＭセルキャパシタの製造方法。 - 【請求項４】 前記突出された形態のコンタクトプラグ
は、前記ストレージノードコンタクトプラグ上の第２導
電層の厚さマージンを増加させることを特徴とする請求
項１に記載のＤＲＡＭセルキャパシタの製造方法。 - 【請求項５】 ゲート電極が形成された半導体基板上に
前記ゲート電極を含めて第１絶縁層を形成する段階と、 前記第１絶縁層を突き抜いて前記ゲート電極間の半導体
基板と電気的に接続されるように導電膜パッドを形成す
る段階と、 前記導電膜パッドを含めて第１絶縁層上に第２絶縁層を
形成する段階と、 前記第２絶縁層をエッチングして前記導電膜パッドの上
部表面の一部が露出されるようにストレージノードコン
タクトホールを形成する段階と、 前記ストレージノードコンタクトホールに第１導電層で
満たしてストレージノードコンタクトプラグを形成する
段階と、 前記第２絶縁層の一部厚さをエッチングして突出された
形態のコンタクトプラグを形成する段階と、 前記突出された形態のコンタクトプラグを含めて絶縁層
上に第２導電層を形成する段階と、 前記第２導電層をパターニングして前記突出された形態
のコンタクトプラグと電気的に接続されるストレージノ
ードを形成する段階とを含むことを特徴とするＤＲＡＭ
セルキャパシタの製造方法。 - 【請求項６】 前記第２絶縁層は、酸化膜と酸化膜との
間にシリコン窒化膜が形成された多層膜であって、この
シリコン窒化膜は前記第２絶縁層エッチング時エッチン
グ停止層として使用されることを特徴とする請求項５に
記載のＤＲＡＭセルキャパシタの製造方法。 - 【請求項７】 前記第１導電層は、第２導電層のような
エッチング率及び前記第２導電層のエッチング率より低
いエッチング率のいずれか一つを有することを特徴とす
る請求項５に記載のＤＲＡＭセルキャパシタの製造方
法。 - 【請求項８】 前記第１導電層は、ポリシリコン、タン
グステン、そしてＴｉＮのいずれか一つであって、前記
第２導電層はポリシリコンであることを特徴とする請求
項５に記載のＤＲＡＭセルキャパシタの製造方法。 - 【請求項９】 前記突出された形態のコンタクトプラグ
は、前記ストレージノードコンタクトプラグ上の第２導
電層の厚さマージンを増加させることを特徴とする請求
項５に記載のＤＲＡＭセルキャパシタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980009519A KR100283028B1 (ko) | 1998-03-19 | 1998-03-19 | 디램 셀 캐패시터의 제조 방법 |
| KR19989519 | 1998-03-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330399A true JPH11330399A (ja) | 1999-11-30 |
Family
ID=19535097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11072636A Pending JPH11330399A (ja) | 1998-03-19 | 1999-03-17 | ダイナミックｒａｍセルキャパシタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6143602A (ja) |
| JP (1) | JPH11330399A (ja) |
| KR (1) | KR100283028B1 (ja) |
| TW (1) | TW395054B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6545358B2 (en) * | 1998-09-16 | 2003-04-08 | Samsung Electronics, Co., Ltd. | Integrated circuits having plugs in conductive layers therein and related methods |
| JP2004047999A (ja) * | 2002-07-08 | 2004-02-12 | Samsung Electronics Co Ltd | Ｄｒａｍセル |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6228700B1 (en) * | 1999-09-03 | 2001-05-08 | United Microelectronics Corp. | Method for manufacturing dynamic random access memory |
| KR100359163B1 (ko) * | 1999-12-31 | 2002-10-31 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| US6495417B1 (en) * | 2000-09-26 | 2002-12-17 | United Microelectronics Corps. | Method for increasing tolerance of contact extension alignment in COB DRAM |
| US6271087B1 (en) * | 2000-10-10 | 2001-08-07 | Advanced Micro Devices, Inc. | Method for forming self-aligned contacts and local interconnects using self-aligned local interconnects |
| KR100363702B1 (ko) * | 2000-12-29 | 2002-12-05 | 주식회사 하이닉스반도체 | 반도체장치의 스토리지노드 전극용 콘택 플러그 및 그제조 방법 |
| KR100406582B1 (ko) * | 2001-12-21 | 2003-11-20 | 주식회사 하이닉스반도체 | 도전 플러그 형성 방법 |
| KR100539444B1 (ko) | 2003-07-11 | 2005-12-27 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속배선 형성방법 |
| US20050282456A1 (en) * | 2004-06-17 | 2005-12-22 | The Procter & Gamble Company | Laminate comprising a polyhydroxyalkanoate copolymer |
| TWI441198B (zh) | 2011-12-30 | 2014-06-11 | Au Optronics Corp | 面板及其製法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5565384A (en) * | 1994-04-28 | 1996-10-15 | Texas Instruments Inc | Self-aligned via using low permittivity dielectric |
| US5726086A (en) * | 1996-11-18 | 1998-03-10 | Mosel Vitelic Inc. | Method of making self-aligned cylindrical capacitor structure of stack DRAMS |
| KR100219508B1 (ko) * | 1996-12-30 | 1999-09-01 | 윤종용 | 반도체장치의 금속배선층 형성방법 |
-
1998
- 1998-03-19 KR KR1019980009519A patent/KR100283028B1/ko not_active IP Right Cessation
- 1998-12-02 TW TW087119953A patent/TW395054B/zh not_active IP Right Cessation
-
1999
- 1999-03-17 JP JP11072636A patent/JPH11330399A/ja active Pending
- 1999-03-18 US US09/271,521 patent/US6143602A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6545358B2 (en) * | 1998-09-16 | 2003-04-08 | Samsung Electronics, Co., Ltd. | Integrated circuits having plugs in conductive layers therein and related methods |
| JP2004047999A (ja) * | 2002-07-08 | 2004-02-12 | Samsung Electronics Co Ltd | Ｄｒａｍセル |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100283028B1 (ko) | 2001-03-02 |
| US6143602A (en) | 2000-11-07 |
| KR19990075358A (ko) | 1999-10-15 |
| TW395054B (en) | 2000-06-21 |
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