TW395054B - Manufacturing method of the dynamic random access memory cell capacitor - Google Patents

Manufacturing method of the dynamic random access memory cell capacitor Download PDF

Info

Publication number
TW395054B
TW395054B TW087119953A TW87119953A TW395054B TW 395054 B TW395054 B TW 395054B TW 087119953 A TW087119953 A TW 087119953A TW 87119953 A TW87119953 A TW 87119953A TW 395054 B TW395054 B TW 395054B
Authority
TW
Taiwan
Prior art keywords
layer
storage node
conductive layer
insulating layer
manufacturing
Prior art date
Application number
TW087119953A
Other languages
English (en)
Inventor
Soon-Kyou Jang
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Application granted granted Critical
Publication of TW395054B publication Critical patent/TW395054B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Description

A7 A7 4|6lpif.doc/008 B7____ 五、發明説明（丨） 本發明是有關於一種半導體元件的製造方法，且特別 是有關於一種動態隨機存取記憶體（Dynamic Random Acces? Memory, DRAM)電容器之製造方法，以防止儲存節 點（node)插塞發生底切(undercut)的現象。 當動態隨機存取記憶體的記憶胞密度一直增加，則如 何在益漸減少的記憶胞面積下，仍維持足夠大的電容儲存 量’成爲一再被挑戰的問題，尤其在目前的目標仍爲減少 記憶胞所佔的面積之情況下。 爲了保持電容儲存量在可接受的範圍，已經提出許多 方法。例如’其中一個方法爲利用高電容率的介電材料作 爲電容器的介電層，如BST。然而，高電容率的介電材料 通常若直接沈積在半導體基底上，其化學性質不太穩定。 所以需要一或多層的材料，以提供高電容率的介電材料和 基底之間的電性相接。 另外一種解決方法爲改變電容器的幾何形狀來增加電 容器的表面積，例如溝渠式或重疊式的電容。在此敘述習 知的一種DRAM電容器的製造方法，請同時參照第i圖。 第1圖爲具有儲存節點24a和2朴之半導體基底2的部分 結構剖面圖。在基底2中形成場氧化物層4，以定義出主 動區和非主動區。在半導體基底2之上、，形成多個閘極結 構6 - 11。形成多個源極/汲極區於相鄰閘極結構之間的基 底中。於包括閘極結構6 __ U的半導體基底2之上，形成 由氧化物層所組成的第一絕緣層12。於第一絕緣層12/中 形成多個導電的接觸塾U — 16，和源極/汲極電性連接。 4 中國改家故石（（^ Λ4ϋΤΤ^^7公势)---— (对先閲讀背面之注意事項再靖寫本頁} -裴 線 ^•','',,''部屮次^洋’"-^1消於合^:.?,印1 -1 n ΙΗ. · ^:"〇'部屮^^卑^01-消於合巧"印^* 416Ipif.doc/008 __ B7 五、發明説明（〉） 在第一絕緣層12和接觸墊14 - 16之上形成由氧化物層所 組成的第二絕緣層I8。再於第二絕緣層18之上形成第三 絕緣if 20’是由氮化物層所組成的。儲存節點接觸開口 22a 和22b位於第三絕緣層20和第二絕緣層18中，通往接觸 墊14和16。沈積一層導電層在第三絕緣層20以及接觸墊 I4和16之上，例如多晶矽層。導電層的厚度決定了儲存 節點的高度。再進行圖案化的步驟，以形成儲存節點24a 和24b。在形成儲存節點24a和24b之時，通常會進行過 蝕刻步驟’以確保儲存節點24a和24b之間爲彼此絕緣的。 然而，若在微影過程中發生沒對準的情形，則過蝕刻所導 致的底切25現象就會發生了。結果在後續的淸潔步驟以 及其所受的應力，會使儲存節點24a和24b掉下來。 而且若半球形5夕晶粒(Hemi-sphere Grain, HSG)層長在 儲存節點24a和24b上，可能也會在底切25之上長出HSG， 而發生接觸不良之問題。 本發明爲了解決上述的問題，因此本發明的目的就是 在提供一種在半導體元件上製造DRAM胞電容器的方法， 以防止發生底切的現象。本發明的一個重要特徵爲形成向 上突出的儲存節點插塞，以增加過蝕刻步驟的邊界。 根據本發明之上述和其他的目的’'提出一種DRAM 胞電容器的製造方法。在半導體基底上有閘極和源極/汲 極，源極/汲極在閘極兩側的半導體基底中。於半導體基 底上形成第一絕緣層，蝕刻第一絕緣層以形成接觸開口通 往源極/汲極。塡入導電層於接觸開口中，例如多晶矽層， 5 4、紙张尺度这用中阒1¾¾:榡冷（（’NSM4現招（2IOX297公漤） 11 ^ n· n I n 訂 n 線 (iA先閱讀背而之注意事項再填寫本頁) A7 416lpif.d〇c/008 37 ______ _— _______— " -------- "—------ - 五、發明説明（、） __ 以形成導電的接觸墊，分別作爲位元線以及儲存節點。在 第一絕緣層和接觸墊之上，形成由第一和第二氧化物層所 組成巧第二絕緣層。如眾所周知’位元線是位於第〜氧化 物層中，而且和其中一個接觸墊互相電性連接。在第二絕 緣層的上方形成氮化矽層’以做爲鈾刻終止層。在氮化矽 層的上方形成第三絕緣層’第三絕緣層由氧化物層所組 成。依序蝕刻第三絕緣層、氮化砂層和第二絕緣層，以形 成接觸開口，暴露出接觸墊。塡入第一導電層於接觸開口 中，以形成接觸插塞。第一導電層的材質可爲多晶矽、鎢 或氮化鈦。本發明的一個重要特徵爲蝕刻第三絕緣靥直至 氮化矽層，藉以使部分的接觸插塞自氮化矽層的上表面突 出。在氮化矽層和突出的接觸插塞之上形成一定厚度的第 二導電層，例如多晶矽層，此厚度決定儲存節點的高度。 然後圖案化第二導電層並蝕刻之，以形成儲存節點，和胃 觸墊相接，而且不會有底切的現象發生。在此，第二導胃 層在沈積時即具有不平整的上表面。亦即，因爲第二導_ 層傾向於爲共形沈積的，上表面會隨著下方的突出接觸插 塞而起伏。因此雖然發生儲存節點和接觸墊沒有對準的狀 況’仍可避免底切的情況發生。因爲突出的接觸插褰提供 了在蝕刻第二導電層之過蝕刻時的厚邊界，即過蝕刻的邊 界。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細 說明如下： “ 6 本紙张尺度4川屮_ 1^:樣Yr('NS ) Λ4規格（21〇; 297公釐) ~~~ (誚先閲讀背面之注意事項再填寫本頁) -裝. 線 • —1 1 1J. · A7 4161 pif.doc/008 __ b / 五、發明説明（C ) 圖式之簡單說明： 第1圖是DRAM胞儲存節點結構的剖面圖； _ 2圖是依據本發明一較佳實施例於形成儲存節點接 觸插塞之後的DRAM俯視圖； 第3A圖爲第2圖DRAM之AA’切線的剖面圖； 第3B圖爲第2圖DRAM之BB’切線的剖面圖； 第4圖爲依據本發明一較佳實施例於形成儲存節點之 後的DRAM俯視圖； 第5A圖爲第4圖DRAM之AA’切線的剖面圖；以及 .第5B圖爲第4圖DRAM之BB’切線的剖面圖。 圖式之標記說明： 2、1〇〇 :半導體基底 4 :場氧化物層 6 - 11、103 - 108 :閘極結構 12 :第一絕緣層 14 - 16 :接觸墊 18 :第二絕緣層 20 :第三絕緣層 22a、22b :節點接觸開口 24a、24b:儲存節點 ' 25 :底切 101a - 101c :主動區 102 :元件隔離區 109 :第一絕緣層 --- n I _ I I n I I I I _ m T n _ ---- 1 ·Λ、-° (邻先閱讀背而之注意事項再填寫本頁) 本紙依X度珅用中阈家標縛（（'NS ) Λ4规枱（2ΚΓΧ 297公釐） A7 B7 4161pif.doc/008 五、發明説明（t ) 110a - 110f :接觸開口 112a _ 112f :接觸墊 1+4、118:氧化物層 116 a - 116 b :位兀線 117 :蝕刻終止層 120 :第二絕緣層 121a- 121f :位元線接觸插塞 122a - 122f :儲存節點接觸插塞 124a- 124f :儲存節點 實施例 現在詳述本發明的目的，一種DRAM胞電容器的製 造方法。電容器可在電晶體之上形成，此爲目前製造DRAM 所使用的方式，.因此只有和本發明相關的細節會在此敘述 之。 請參照第2圖，其繪示依照本發明較佳實施例於形成 儲存節點接觸插塞122a - 122f之後的DRAM俯視圖。請 參照第2圖，元件隔離區102定義出多個主動區l〇la -101c，元件隔離區102例如可爲場氧化物層。圖上亦繪出 多個接觸墊112a - 112f，多個儲存節點接觸插塞122 a -122f和多個位元線接觸插塞121a- 12lf。複數個閘極結構 103 - 108橫越過主動區l〇la - 101c。亦繪出多個位元線 116a - 116b橫越閘極結構103 - 108，並經由位元線接觸 插塞121b、121e分別和接觸墊112b、112e相接。接觸墊 ll2a - ΙΙΜ和源極/汲極之間爲電性相接，源極/汲極在相 8 ^|、紙张尺廋珀W中闽H2家標彳((’NS ) 見格（210 X297公漦) I - * I I ΐ^I 1.1 I ^ n I 1 (对先閱讀背面之注意事項再4寫本頁) tr"'部屮次枒卑局只r-，消於 4l6*pif.doc/〇〇8 B7 4l6*pif.doc/〇〇8 B7 形成多個第二接觸開口 12le、 五、發明説明（〔） 鄰閘極結構103 - 108之間。 第3A圖爲第2圖DRAM之AA’切線的剖面圖，以及 第3B,圖爲第2圖DRAM之BB’切線的剖面圖。請參照第 3A圖和第3B圖，在半導體基底上預定處形成元件隔 離區102，以定義主動區l〇la、101c。元件隔離區102例 如可爲場氧化物層，其形成的方法爲習知的方法，如區域 氧化法(Local Oxidation，LOCOS)或淺溝渠隔離方法。在半 導體基底1〇〇上形成多個閘極結構103 - 108，閘極結構 1〇3 - 108包括閘電極層，覆蓋在閘電極層之上的絕緣層， 即頂罩幕和側壁的間隙壁。在相鄰閘極結構103 _ 1〇8之 間的半導體基底100上形成多個源極/汲極區（圖上沒有提 供參考號碼），形成的方法爲傳統的離子植入法。 在半導體基底100上形成第一絕緣層109，覆蓋閘極 結構1〇3 - 1〇8。塡入導電材料於多個第一接觸開口 u〇c _ 110f ’ 如多㈤砂’ S將其圖*化以形S多個儲存節點接 觸墊1.12c、112d、ll2f和位元線接觸墊112e。在第一絕 緣層⑽以及接_ 112e、而之上形成第二絕緣層 12〇以一明t口的方式，用兩層氧化物層ιΐ4、118配置在 触娜止層117之上下。鈾刻終止層m和氧化物層W、 m具有很好嶋刻:¾難，例峨娜止層m可爲氮 化砂層。f 一氧化物層114在此具有多個位元線n6a-116b ’如弟3圖所π。第：氧化物層118則沈積在触刻終 止層117之上’厚約50〇〜15〇〇埃。在第二絕緣層中 121d和121f，分別通往接 (邻先閱讀背面之注意事項再填寫本頁) .裝. ，1Τ 線
Hi m —J· 4161pif.d〇c/008 B7 4161pif.d〇c/008 B7 Μν',ί 部十女枒it^=?.-ii·/)於含朽社印 t 五、發明説明（9 ) 觸墊Ilk、lUd和lUf。分別塡入第一導電層於第二接 觸開口 121C、l2ld和l2lf之中，再圖案化第一導電層以 形成考個儲存節點接觸插塞I22b、122e和122f。第〜導 電層之材質之蝕刻速率小於或等於第二導電層的材質，第 二導電層在後續沈積做爲儲存節點之用。第一導電層之材 質例如可爲多晶矽、鎢或氮化鈦。 形成沒有底切形狀的儲存節點爲下一討論重點’其圖 示在第4圖和第5圖上。請參照第4圖，第4圖爲依據本 發明一較佳實施例於形成儲存節點l24a - l24f之後的 DRAM俯視圖。儲存節點124a - l24f是用來分別覆棻接 觸插塞 122a - 122f。 第5A圖爲第4圖DRAM之AA’切線的剖面圖，以及 第5B圖爲第4圖DRAM之BB’切線的剖面圖。下〜雄·驟 爲本發明的關鍵步驟。形成第3圖的接觸插塞122b、i22e 和122f之後，蝕刻氧化物層118直至蝕刻終止層117以形 成突出的接觸插塞，如第5A圖和第5B圖所示。以蝕刻 終止層Π7爲蝕刻終止層來蝕刻氧化物層118，例如濕倉虫 刻法或乾蝕刻法。自蝕刻終止層II7上表面突出之接觸插 塞l22b、l22e和l22f的高度和被蝕刻掉的第二氧化物層 的高度相同，約5〇〇 - 15〇〇埃。在蝕刻fe止層II7和突出 之接觸插塞122b、12：2e和12M之上形成第二導電餍，厚 度約8000 - 10000埃，此厚度決定了儲存節點的高度。第 二導電層可爲多晶矽層。圖案化第二導電層，並蝕刻之以 形成儲存節點l24b、12心和lMf。在此步驟，通常會進 10 « 家標吟（7，NS)A4^^(2K)X 297At ) - .. 裝 訂 線 {計先閱讀背赴之注意事項再填寫本頁」
J A7 B7 4161 pif.doc/008 五、發明説明（g) 行過蝕刻’以使每個儲存節點互爲電性絕緣。然而必須注 意的是，第二導電層在沈積時即具有不平的表面。那是因 爲在碎積第一導電層時，第二導電層傾向爲共形沈積，所 以上表面會隨著下方的突出接觸插塞而起伏。亦即第二導 電層在突出接觸插塞之上的厚度較其他區域處爲厚。因 此，即使在形成儲存節點時，發生如第5A圖和第5B圖 之^對準'丨Η況，仍可避免如第1圖所示的底切現象，此乃 因爲接觸插塞的突出部分之故。因爲突出的接觸插塞提供 了在蝕刻第二導電層之過蝕刻時的厚邊界。換句話說，接 觸插塞的突出部分增加了在其上之第二導電層的厚度，所 以增加了接觸插塞附近的過蝕刻邊界。 另外一個方法是爲了增加過蝕刻的邊界，可以在突出 的接觸插塞或者整個接觸插塞之上形成矽化物層，例如矽 化欽。 如上所解釋的，根據本發明的方法，爲了防止接觸插 塞發生底切的現象，接觸插塞至儲存節點以向上突出的形 式來形成之。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍內，當可作各種之更動與潤飾，囪此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準。 本纸张尺度述川屮國阀家標彳（（，NS ) Λ4規核（210X297公釐） I I - —JI I n I、1T— I ——. I I 線 (誚先閱讀背而之注意事項再填寫本頁)

Claims (1)

  1. 經濟部中央標準局員工消費合作社印製 A8 B8 C8 4161pif.doc/008 D8 六、申請專利範圍 1. 一種動態隨機存取記憶體記憶胞電容器之製造方 法，該方法包括： 形成絕緣層於一半導體基底上，該半導體基底具有 一閘極結構以及一對源極/溉極位於該閘極結構的兩側； 形成一儲存節點接觸開口於該絕緣層中，暴露出該對 源極/汲極其中之一； 塡入一第一導電層於該儲存節點接觸開口中，以形成 一儲存節點接觸插塞於該絕緣層中； 向下蝕刻該絕緣層至預定的厚度，藉以使該儲存節點 接觸插塞自該絕緣層上表面突出； 形成一第二導電層於該絕緣層和該儲存節點接觸插塞 之上；以及 圖案化該第二導電層以形成一儲存節點，該儲存節點 電性連接至該儲存節點接觸插塞。 2. 如申請專利範圍第1項所述之動態隨機存取記憶體 記憶胞電容器之製造方法，其中該第一導電層的蝕刻速率 等於或小於該第二導電層。 3. 如申請專利範圍第1項所述之動態隨機存取記憶體 記憶胞電容器之製造方法，其中該第一導電層的材質選自 於多晶矽、鎢和氮化鈦其中之一，以及ft第二導電層的材 質爲多晶矽。 4. 如申請專利範圍第1項所述之動態隨機存取記憶體 記憶胞電容器之製造方法，其中該儲存節點接觸插塞作爲 增加該第二導電層的過蝕刻邊界之用。 裝 訂 線 -· (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 4161pif.doc/008 A8 B8 C8 D8 經濟部中央梯率局負工消费合作社印製 六、申請專利範圍 5. —種動態隨機存取記憶體記憶胞電容器之製造方 法，該方法包括： 形成一第一絕緣層於一半導體基底上，該半導體基底 具有一閘極結構以及一對源極/汲極位於該閘極結構的兩 側； 形成導電之一接觸墊於該第一絕緣層中，和該對源極 /汲極相接； 形成一第二絕緣層於該第一絕緣層和該接觸墊之上； 形成一接觸開口於該第二絕緣層之中； 塡入一第一導電層於該接觸開口之中，以形成一儲存 接觸節點插塞； 向下飩刻該第二絕緣層至預定的厚度，使該儲存接觸 節點插塞自該第二絕緣層之上表面突出一部份； 形成一第二導電層於該絕緣層和該儲存節點接觸插塞 之上；以及 圖案化該第二導電層以形成一儲存節點，該儲存節點 電性連接至該儲存節點接觸插塞。 6. 如申請專利範圍第5項所述之動態隨機存取記憶體 記憶胞電容器之製造方法.，其中該第二絕緣層依序由一氧 化物層、一氮化物層和一氧化物層所組成的多層結構，其 中該氮化物層於蝕刻該第二絕緣層時爲蝕刻終止層。 7. 如申請專利範圍第5項所述之動態隨機存取記憶體 記憶胞電容器之製造方法，其中該第一導電層的鈾刻速率 等於或小於該第二導電層。 (請先閲讀背面之注意事項再填寫本頁) -55 Γ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 4161pif.doc/008 A8 B8 C8 D8 六、申請專利範圍 8. 如申請專利範圍第5項所述之動態隨機存取記憶體 記憶胞電容器之製造方法，其中該第一導電層的材質選自 於多晶矽、鎢和氮化鈦其中之一，以及該第二導電層的材 質爲多晶矽。 9. 如申請專利範圍第5項所述之動態隨機存取記憶體 記憶胞電容器之製造方法，其中該儲存節點接觸插塞作爲 增加該第二導電層的過蝕刻邊界之用。 ----------^------ΐτ------0 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央梂準局貝工消费合作社印装 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）
TW087119953A 1998-03-19 1998-12-02 Manufacturing method of the dynamic random access memory cell capacitor TW395054B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980009519A KR100283028B1 (ko) 1998-03-19 1998-03-19 디램 셀 캐패시터의 제조 방법

Publications (1)

Publication Number Publication Date
TW395054B true TW395054B (en) 2000-06-21

Family

ID=19535097

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087119953A TW395054B (en) 1998-03-19 1998-12-02 Manufacturing method of the dynamic random access memory cell capacitor

Country Status (4)

Country Link
US (1) US6143602A (zh)
JP (1) JPH11330399A (zh)
KR (1) KR100283028B1 (zh)
TW (1) TW395054B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8772796B2 (en) 2011-12-30 2014-07-08 Au Optronics Corp. Panel and method for fabricating the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100295054B1 (ko) * 1998-09-16 2001-08-07 윤종용 다층금속배선을갖는반도체소자및그제조방법
US6228700B1 (en) * 1999-09-03 2001-05-08 United Microelectronics Corp. Method for manufacturing dynamic random access memory
KR100359163B1 (ko) * 1999-12-31 2002-10-31 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
US6495417B1 (en) * 2000-09-26 2002-12-17 United Microelectronics Corps. Method for increasing tolerance of contact extension alignment in COB DRAM
US6271087B1 (en) * 2000-10-10 2001-08-07 Advanced Micro Devices, Inc. Method for forming self-aligned contacts and local interconnects using self-aligned local interconnects
KR100363702B1 (ko) * 2000-12-29 2002-12-05 주식회사 하이닉스반도체 반도체장치의 스토리지노드 전극용 콘택 플러그 및 그제조 방법
KR100406582B1 (ko) * 2001-12-21 2003-11-20 주식회사 하이닉스반도체 도전 플러그 형성 방법
KR100502410B1 (ko) 2002-07-08 2005-07-19 삼성전자주식회사 디램 셀들
KR100539444B1 (ko) 2003-07-11 2005-12-27 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
US20050282456A1 (en) * 2004-06-17 2005-12-22 The Procter & Gamble Company Laminate comprising a polyhydroxyalkanoate copolymer

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5565384A (en) * 1994-04-28 1996-10-15 Texas Instruments Inc Self-aligned via using low permittivity dielectric
US5726086A (en) * 1996-11-18 1998-03-10 Mosel Vitelic Inc. Method of making self-aligned cylindrical capacitor structure of stack DRAMS
KR100219508B1 (ko) * 1996-12-30 1999-09-01 윤종용 반도체장치의 금속배선층 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8772796B2 (en) 2011-12-30 2014-07-08 Au Optronics Corp. Panel and method for fabricating the same

Also Published As

Publication number Publication date
KR100283028B1 (ko) 2001-03-02
JPH11330399A (ja) 1999-11-30
KR19990075358A (ko) 1999-10-15
US6143602A (en) 2000-11-07

Similar Documents

Publication Publication Date Title
US6828617B2 (en) Method for fabricating a capacitor of a semiconductor device and a capacitor made thereby
EP1804288B1 (en) Semiconductor memory device with recessed gate and method for making the same
US6979614B2 (en) Semiconductor memory device and method of manufacturing the same
TW522514B (en) Method of forming metal contact in semiconductor device
US7078292B2 (en) Storage node contact forming method and structure for use in semiconductor memory
TW395054B (en) Manufacturing method of the dynamic random access memory cell capacitor
TW439202B (en) Method for forming a self aligned contact in a semiconductor device
US6642101B2 (en) Semiconductor memory device and method of producing same
JP3803208B2 (ja) 半導体装置のコンタクトホールを形成する方法
US7473954B2 (en) Bitline of semiconductor device having stud type capping layer and method for fabricating the same
TW306064B (en) Semiconductor memory device with capacitor (part 6)
TW395050B (en) Method of manufacturing the capacitor of dynamic random access memory (DRAM)
JP3120462B2 (ja) 半導体集積回路装置及びその製造方法
US6080622A (en) Method for fabricating a DRAM cell capacitor including forming a conductive storage node by depositing and etching an insulative layer, filling with conductive material, and removing the insulative layer
JP3230512B2 (ja) Ｃｏｂ構造のｄｒａｍ及びその製造方法
JPH05211312A (ja) Ｄｒａｍセルの製造方法
TW312828B (en) Manufacturing method of semiconductor memory device with capacitor(5)
JP3608324B2 (ja) 半導体記憶装置の製造方法
TW432697B (en) Method for fabricating capacitor of dynamic random access memory
JPH11345948A (ja) 半導体記憶装置及びその製造方法
TW439266B (en) Fabricating method of dynamic random access memory
US6303955B1 (en) Dynamic random access memory with slanted active regions
TW323393B (en) Manufacturing method of crown-shaped stacked capacitor of dynamic random access memory
TW318267B (en) Manufacturing method of vertical fin capacitor structure
JP2024046638A (ja) 集積回路素子及びその製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees