KR100502410B1 - 디램 셀들 - Google Patents

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KR100502410B1
KR100502410B1 KR10-2002-0039386A KR20020039386A KR100502410B1 KR 100502410 B1 KR100502410 B1 KR 100502410B1 KR 20020039386 A KR20020039386 A KR 20020039386A KR 100502410 B1 KR100502410 B1 KR 100502410B1
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Abstract

디램 셀들을 제공한다. 이 디램 셀들은 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리 영역과, 상기 활성영역에 형성된 제1 및 제2 모스 트랜지스터들을 구비한다. 상기 제1 및 제2 모스 트랜지스터들은 직렬로 배치된다. 상기 제1 및 제2 모스 트랜지스터들을 갖는 반도체기판 상에 제1 및 제2 스토리지 노드들이 배치된다. 상기 제1 및 제2 스토리지 노드들은 각각 상기 활성영역의 일 단에 형성되어 상기 제1 모스 트랜지스터의 소오스 영역의 역할을 하는 제1 불순물 영역 및 상기 활성영역의 타 단에 형성되어 상기 제2 모스 트랜지스터의 소오스 영역의 역할을 하는 제2 불순물 영역에 전기적으로 접속된다. 상기 제1 및 제2 스토리지 노드들은 각각 상기 제1 및 제2 불순물 영역들의 중심점들이 상기 활성영역의 길이 방향을 따라 쉬프트된 제1 및 제2 지점들을 지나도록 배치된다.

Description

디램 셀들{DRAM cells}
본 발명은 반도체 기억소자에 관한 것으로, 특히 디램 셀들에 관한 것이다.
반도체 기억소자들 중에 디램 소자들은 셀 어레이 영역 및 상기 셀 어레이 영역을 둘러싸는 주변회로 영역을 포함한다. 상기 셀 어레이 영역은 행들 및 열들을 따라 2차원적으로 배열된 복수개의 활성영역들을 갖고, 한 쌍의 워드라인들이 상기 각 활성영역들의 상부를 가로지른다. 또한, 상기 각 활성영역들의 양 단들에 각각 제1 및 제2 소오스 영역들이 형성되고, 상기 한 쌍의 워드라인들 사이의 활성영역에 공통 드레인 영역이 형성된다. 이에 따라, 상기 각 활성영역들에 한 쌍의 억세스 트랜지스터들이 배치된다. 이에 더하여, 상기 제1 및 제2 소오스 영역들 상에 각각 제1 및 제2 셀 커패시터들이 형성된다. 상기 제1 및 제2 셀 커패시터들은 각각 상기 제1 및 제2 소오스 영역들에 전기적으로 접속된다. 결과적으로, 상기 활성영역들의 각각에 한 쌍의 셀들이 형성된다. 여기서, 상기 셀 커패시터들의 각각은 상기 제1 또는 제2 소오스 영역에 전기적으로 접속된 스토리지 노드, 상기 스토리지 노드 상에 적층된 유전체막 및 상기 유전체막 상에 적층된 플레이트 전극을 포함한다.
통상의 디램 셀에 따르면, 상기 스토리지 노드는 평면적으로 보여질 때 타원형 모양(oval shape) 또는 직사각형 모양(rectangular shape)을 갖는다. 다시 말해서, 상기 스토리지 노드는 그 것의 길이보다 작은 폭을 갖는다. 통상적으로, 상기 스토리지 노드의 폭은 그 것의 길이의 1/2과 동일하다. 이에 따라, 상기 셀 커패시터의 용량(capacity)을 증가시키기 위하여 상기 스토리지 노드의 높이를 증가시키면, 상기 스토리지 노드는 상기 스토리지 노드의 폭 방향을 향하여 쓰러지기 쉽다. 특히, 상기 스토리지 노드들이 형성된 반도체기판을 회전시키어 그 표면에 잔존하는 세정액 또는 탈이온수를 제거하는 경우에, 상기 스토리지 노드들은 그들의 폭 방향을 향하여 쓰러지기 쉽다. 이에 따라, 인접한 스토리지 노드들이 서로 전기적으로 연결되어 2 비트 불량(two-bit fail) 등을 발생시킨다.
일본공개특허공보(Japanese laid-open patent number) 2000-150824는 상술한 문제점을 해결하기 위하여 정다각형(regular polygon-shaped) 또는 원형(circle-shaped)의 스토리지 노드를 갖는 반도체소자를 개시한다. 이 반도체소자는 행들 및 열들을 따라서 2차원적으로 배열된 복수개의 활성영역들을 포함한다. 상기 활성영역들은 제1 내지 제4 활성영역들로 구성된다. 상기 제1 활성영역들은 상기 행들과 평행한 x축 및 상기 열들과 평행한 y축을 따라서 각각 제1 피치 및 제2 피치를 갖도록 배치된다. 상기 제2 활성영역들은 상기 제1 활성영역들이 상기 x축 및 y축을 따라서 각각 상기 제1 피치의 1/4 및 상기 제2 피치의 1/4만큼 평행이동된 위치에 배열되고, 상기 제3 활성영역들은 상기 제1 활성영역들이 상기 x축 및 y축을 따라서 각각 상기 제1 피치의 2/4 및 상기 제2 피치의 2/4만큼 평행이동된 위치에 배열된다. 이와 마찬가지로, 상기 제4 활성영역들은 상기 제1 활성영역들이 상기 x축 및 y축을 따라서 각각 상기 제1 피치의 3/4 및 상기 제2 피치의 3/4만큼 평행이동된 위치에 배열된다. 또한, 상기 각 활성영역들의 양 단들에 각각 제1 및 제2 소오스 영역들이 형성된다. 상기 제1 및 제2 소오스 영역들 상에 스토리지 노드들이 형성된다.
상기 일본공개특허공보 2000-150824에 따르면, 비트라인 패드 및 이와 인접한 스토리지 노드 콘택홀 사이의 간격이 최소 디자인 룰보다 작으므로, 상기 스토리지 노드 콘택홀을 형성하는 동안 정렬 여유도를 증가시키기가 어렵다. 이에 더하여, 상기 활성영역들에 형성되는 억세스 모스 트랜지스터들의 성능을 향상시키기 위해서는 상기 억세스 모스 트랜지스터들의 채널 폭들 및 채널 길이들을 증가시키기는 것이 요구된다. 다시 말해서, 상기 활성영역들과 중첩되는 워드라인들의 폭들 및 상기 워드라인들과 중첩되는 활성영역들의 폭들을 증가시키는 것이 요구된다. 그러나, 상기 일본공개특허공보 2000-150824에 개시된 활성영역들의 배치도에 따르면, 상기 활성영역들과 중첩되는 워드라인들의 폭들 및 상기 워드라인들과 중첩되는 활성영역들의 폭들을 증가시키기가 어렵다.
본 발명이 이루고자 하는 기술적 과제는 스토리지 노드들의 폭들 및 길이들 사이의 차이를 최소화시키기에 적합한 디램 셀들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 비트라인 콘택홀 및 이와 인접한 스토리지 노드 콘택홀 사이의 간격을 최대화시키기에 적합한 디램 셀들을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 스토리지 노드들의 폭들 및 길이들 사이의 차이를 최소화시킬 수 있고 비트라인 콘택홀 및 이와 인접한 스토리지 노드 콘택홀 사이의 간격을 최대화시킬 수 있는 디램 셀들의 제조방법을 제공하는 데 있다.
상기 기술적 과제들을 이루기 위하여 본 발명은 안정된 스토리지 노드들을 갖는 디램 셀들 및 그 제조방법들을 제공한다.
본 발명의 일 양태에 따르면, 상기 디램 셀들은 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리 영역을 포함한다. 상기 활성영역에 한 쌍의 억세스 트랜지스터들, 즉 제1 및 제2 모스 트랜지스터들이 형성된다. 상기 제1 모스 트랜지스터는 상기 활성영역의 일 단에 형성된 제1 불순물 영역을 포함하고, 상기 제2 모스 트랜지스터는 상기 활성영역의 타 단에 형성된 제2 불순물 영역을 포함한다. 상기 제1 불순물 영역은 상기 제1 모스 트랜지스터의 소오스 영역의 역할을 하고, 상기 제2 불순물 영역은 상기 제2 모스 트랜지스터의 소오스 영역의 역할을 한다. 상기 제1 및 제2 모스 트랜지스터들을 갖는 반도체기판 상에 제1 및 제2 스토리지 노드들이 배치된다. 상기 제1 스토리지 노드는 상기 제1 불순물 영역에 전기적으로 접속되고, 상기 제2 스토리지 노드는 상기 제2 불순물 영역에 전기적으로 접속된다. 상기 제1 및 제2 스토리지 노드들의 중심축들(central axes)은 각각 상기 제1 및 제2 불순물 영역들의 중심점들로부터 상기 활성영역의 길이 방향과 평행한 일 방향을 따라서 소정의 거리만큼 이격된 제1 및 제2 지점들을 지난다(pass through).
상기 제1 및 제2 모스 트랜지스터들은 상기 활성영역의 상부를 가로지르는 한 쌍의 게이트 전극들, 즉 한 쌍의 워드라인들을 포함한다. 상기 게이트 전극들은 연장되어 상기 소자분리 영역의 상부를 가로지른다. 상기 활성영역 상의 상기 게이트 전극들의 폭들은 상기 소자분리 영역 상의 상기 게이트 전극들의 폭들보다 넓은 것이 바람직하다. 또한, 상기 게이트 전극들과 중첩되는 상기 활성영역의 폭은 상기 소오스 영역들의 폭들보다 넓은 것이 바람직하다.
상기 제1 및 제2 불순물 영역들 상에 각각 제1 및 제2 콘택 플러그들이 배치될 수 있다. 상기 제1 및 제2 콘택 플러그들의 중심축들은 각각 상기 제1 및 제2 불순물 영역들의 중심점들을 지난다. 상기 제1 콘택 플러그 및 상기 제1 스토리지 노드 사이에 제1 스토리지 노드 패드가 개재되는 것이 바람직하다. 이와 마찬가지로, 상기 제2 콘택 플러그 및 상기 제2 스토리지 노드 사이에 제2 스토리지 노드 패드가 개재되는 것이 바람직하다. 상기 제1 스토리지 노드 패드의 중심축은 상기 제1 콘택 플러그의 중심축 및 상기 제1 스토리지 노드의 중심축 사이에 위치한다. 또한, 상기 제2 스토리지 노드 패드의 중심축은 상기 제2 콘택 플러그의 중심축 및 상기 제2 스토리지 노드의 중심축 사이에 위치한다.
상기 소정의 거리는 상기 활성영역의 중심점 및 상기 제1(또는 제2) 불순물 영역의 중심점 사이의 거리보다 작다. 가장 바람직하게는, 상기 제1 스토리지 노드의 중심축은 상기 제1 불순물 영역에 인접하고 상기 제2 모스 트랜지스터의 반대편에 위치한 소자분리 영역을 지나고, 상기 제2 스토리지 노드의 중심축은 상기 제2 모스 트랜지스터의 채널영역을 지난다.
상기 제1 및 제2 스토리지 노드들은 평면적으로 보여질 때 정다각형 모양(regular polygon shape) 또는 원형 모양(circular shape)을 갖는 것이 바람직하다. 이에 더하여, 상기 제1 및 제2 스토리지 노드들은 실린더형의 단면(cylinder-shaped sectional view) 또는 박스형의 단면(box-shaped sectional view)을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 디램 셀들은 반도체기판에 행들 및 열들을 따라 2차원적으로 배열된 복수개의 활성영역들을 포함한다. 상기 활성영역들은 제1 및 제2 활성영역들로 구성되고 소자분리 영역에 의해 한정된다. 상기 제1 활성영역들은 상기 행들과 평행한 x축 및 상기 열들과 평행한 y축을 따라서 각각 제1 피치 및 제2 피치를 갖는다. 또한, 상기 제2 활성영역들은 상기 제1 활성영역들이 상기 x축 및 상기 y축을 따라 각각 상기 제1 피치의 1/2 및 상기 제2 피치의 1/2만큼 평행이동된 위치에 배치된다. 상기 제1 활성영역들의 각각에 제1 및 제2 모스 트랜지스터들이 형성된다. 상기 제1 및 제2 모스 트랜지스터들은 직렬로 접속되도록 배치된다. 이와 마찬가지로, 상기 제2 활성영역들의 각각에 제3 및 제4 모스 트랜지스터들이 형성된다. 상기 제3 및 제4 모스 트랜지스터들은 직렬로 접속된다. 상기 제1 내지 제4 모스 트랜지스터들을 갖는 반도체기판 상에 제1 내지 제4 스토리지 노드들이 배치된다. 상기 제1 및 제2 모스 트랜지스터들은 각각 상기 제1 활성영역들의 양 단들에 형성되어 상기 제1 및 제2 모스 트랜지스터들의 소오스 영역들의 역할을 하는 제1 및 제2 불순물 영역들을 포함한다. 이와 마찬가지로, 상기 제3 및 제4 모스 트랜지스터들은 각각 상기 제2 활성영역들의 양 단들에 형성되어 상기 제3 및 제4 모스 트랜지스터들의 소오스 영역들의 역할을 하는 제3 및 제4 불순물 영역들을 포함한다. 상기 제1 내지 제4 스토리지 노드들은 각각 상기 제1 내지 제4 불순물 영역들에 전기적으로 접속된다. 상기 제1 및 제2 스토리지 노드들의 중심축들은 각각 그들에 접속된 상기 제1 및 제2 불순물 영역들의 중심점들로부터 상기 x축의 음의 방향(negative direction)을 향하여 소정의 거리만큼 이격된 제1 및 제2 지점들을 지난다. 이와는 달리, 상기 제3 및 제4 스토리지 노드들의 중심축들은 각각 그들에 접속된 상기 제3 및 제4 불순물 영역들의 중심점들로부터 상기 x축의 양의 방향을 향하여 상기 소정의 거리만큼 이격된 제3 및 제4 지점들을 지난다.
상기 제1 및 제2 모스 트랜지스터들은 상기 제1 활성영역들의 상부를 가로지르는 제1 및 제2 평행한 게이트 전극들을 포함하고, 상기 제3 및 제4 모스 트랜지스터들은 상기 제2 활성영역들의 상부를 가로지르는 제3 및 제4 평행한 게이트 전극들을 포함한다. 상기 제1 및 제2 활성영역들 상의 상기 게이트 전극들의 폭들은 상기 소자분리 영역 상의 상기 게이트 전극들의 폭들보다 넓은 것이 바람직하다. 이에 더하여, 상기 게이트 전극들과 중첩되는 상기 활성영역들의 폭들은 상기 소오스 영역들의 폭들보다 넓은 것이 바람직하다
상기 제1 내지 제4 불순물 영역들 상에 각각 제1 내지 제4 콘택 플러그들이 배치될 수 있다. 상기 제1 내지 제4 콘택 플러그들의 중심축들은 각각 상기 제1 내지 제4 불순물 영역들의 중심점들을 지난다. 더 나아가서, 상기 제1 콘택 플러그들 및 상기 제1 스토리지 노드들 사이에 제1 스토리지 노드 패드들이 개재될 수 있고, 상기 제2 콘택 플러그들 및 상기 제2 스토리지 노드들 사이에 제2 스토리지 노드 패드들이 개재될 수 있다. 이와 마찬가지로, 상기 제3 콘택 플러그들 및 상기 제3 스토리지 노드들 사이에 제3 스토리지 노드 패드들이 개재될 수 있고, 상기 제4 콘택 플러그들 및 상기 제4 스토리지 노드들 사이에 제4 스토리지 노드 패드들이 개재될 수 있다.
상기 제1 스토리지 노드 패드의 중심축은 상기 제1 불순물 영역의 중심축 및 이와 전기적으로 접속된 상기 제1 스토리지 노드의 중심축 사이에 위치하고, 상기 제2 스토리지 노드 패드의 중심축은 상기 제2 불순물 영역의 중심축 및 이와 전기적으로 접속된 상기 제2 스토리지 노드의 중심축 사이에 위치한다. 또한, 상기 제3 스토리지 노드 패드의 중심축은 상기 제3 불순물 영역의 중심축 및 이와 전기적으로 접속된 상기 제3 스토리지 노드의 중심축 사이에 위치하고, 상기 제4 스토리지 노드 패드의 중심축은 상기 제4 불순물 영역의 중심축 및 이와 전기적으로 접속된 상기 제4 스토리지 노드의 중심축 사이에 위치한다.
상기 소정의 거리는 상기 활성영역들의 중심점들 및 그들의 양 단들에 형성된 상기 제1 내지 제4 불순물 영역들의 중심점들 사이의 거리보다 작다. 상기 제1 스토리지 노드들의 중심축들은 상기 제1 불순물 영역들에 인접하고 상기 제2 모스 트랜지스터들의 반대편에 위치한 상기 소자분리 영역들을 지나고, 상기 제2 스토리지 노드들의 중심축들은 상기 제2 모스 트랜지스터들의 채널영역들을 지나는 것이 바람직하다. 또한, 상기 제3 스토리지 노드들의 중심축들은 상기 제3 모스 트랜지스터들의 채널영역들을 지나고, 상기 제4 스토리지 노드들의 중심축들은 상기 제4 불순물 영역들에 인접하고 상기 제3 모스 트랜지스터들의 반대편에 위치한 상기 소자분리 영역들을 지나는 것이 바람직하다.
상기 제1 피치가 상기 제2 피치의 2배인 경우에, 상기 제1 내지 제4 스토리지 노드들은 평면적으로 보여질 때 정다각형 또는 원형일 수 있다. 상기 제1 내지 제4 스토리지 노드들은 실린더형의 단면(cylinder-shaped sectional view) 또는 박스형의 단면을 가질 수 있다.
본 발명의 다른 양태에 따르면, 상기 디램 셀들의 제조방법은 반도체기판의 소정영역에 소자분리 영역을 형성하여 복수개의 활성영역들을 한정하는 것을 포함한다. 상기 활성영역들은 행들 및 열들을 따라 2차원적으로 배열된 제1 활성영역들 및 제2 활성영역들로 구성된다. 상기 제1 활성영역들은 상기 행들과 평행한 x축 및 상기 열들과 평행한 y축을 따라 각각 제1 및 제2 피치를 갖도록 배열되고, 상기 제2 활성영역들은 상기 제1 활성영역들이 상기 x축 및 상기 y축을 따라 각각 상기 제1 피치의 1/2 및 상기 제2 피치의 1/2만큼 평행이동된 위치에 형성된다. 상기 제1 활성영역들의 각각에 제1 및 제2 모스 트랜지스터들을 형성함과 동시에 상기 제2 활성영역들의 각각에 제3 및 제4 모스 트랜지스터들을 형성한다. 상기 제1 및 제2 모스 트랜지스터들은 직렬 접속되도록 형성된다. 이와 마찬가지로, 상기 제3 및 제4 모스 트랜지스터들 역시 직렬 접속되도록 형성된다. 상기 제1 및 제2 모스 트랜지스터들의 소오스 영역들에 해당하는 제1 및 제2 불순물 영역들은 각각 상기 제1 활성영역들의 양 단들에 형성되고, 상기 제3 및 제4 모스 트랜지스터들의 소오스 영역들에 해당하는 제3 및 제4 불순물 영역들은 각각 상기 제2 활성영역들의 양 단들에 형성된다. 상기 제1 내지 제4 모스 트랜지스터들을 갖는 반도체기판 상에 상기 제1 내지 제4 불순물 영역들에 각각 전기적으로 접속된 제1 내지 제4 스토리지 노드들을 형성한다. 상기 제1 및 제2 스토리지 노드들의 중심축들은 각각 그들에 접속된 상기 제1 및 제2 불순물 영역들의 중심점들로부터 상기 x축의 음의 방향(negative direction)을 향하여 소정의 거리만큼 이격된 제1 및 제2 지점들을 지난다. 이와는 달리, 상기 제3 및 제4 스토리지 노드들의 중심축들은 각각 그들에 접속된 상기 제3 및 제4 불순물 영역들의 중심점들로부터 상기 x축의 양의 방향을 향하여 상기 소정의 거리만큼 이격된 제3 및 제4 지점들을 지난다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
먼저, 본 발명의 일 실시예에 따른 디램 셀들의 구조를 설명하기로 한다.
도 1은 본 발명의 바람직한 실시예에 따른 디램 셀들의 평면도이고, 도 5a 및 도 5b는 각각 도 1의 Ⅰ-Ⅰ 및 Ⅱ-Ⅱ에 따라 취해진 단면도들이다.
도 1, 도 5a 및 도 5b를 참조하면, 반도체기판(1)의 소정영역에 소자분리 영역(3)이 배치되어 제1 활성영역들(3a) 및 제2 활성영역들(3b)로 구성된 복수개의 활성영역들이 한정된다. 상기 제1 활성영역들(3a)은 행들(x축) 및 열들(y축)을 따라 2차원적으로 배열된다. 상기 제1 활성영역들(3a)은 상기 x축 및 y축을 따라 각각 제1 피치(P1) 및 제2 피치(P2)를 갖도록 배열된다. 상기 제2 활성영역들(3b)은 상기 제1 활성영역들(3a)들이 상기 x축 및 y축을 따라 각각 상기 제1 피치(P1)의 1/2 및 상기 제2 피치(P2)의 1/2만큼 평행이동된 위치에 배치된다.
상기 제1 활성영역들(3a)을 가로질러 제1 및 제2 게이트 전극들(7a, 7b)이 배치된다. 또한, 상기 제2 활성영역들(3b)을 가로질러 제3 및 제4 게이트 전극들(7c, 7d)이 배치된다. 상기 게이트 전극들(7a, 7b, 7c, 7d)은 상기 y축을 따라 연장되어 워드라인들의 역할을 한다. 상기 게이트 전극들(7a, 7b, 7c, 7d) 상에 캐핑절연막 패턴들(9)이 적층되는 것이 바람직하다. 상기 제1 게이트 전극(7a) 및 그 위에 적층된 캐핑절연막 패턴(9)은 제1 게이트 패턴(10a)을 구성하고, 상기 제2 게이트 전극(7b) 및 그 위에 적층된 캐핑절연막 패턴(9)은 제2 게이트 패턴(10b)을 구성한다. 이와 마찬가지로, 상기 제3 게이트 전극(7c) 및 그 위에 적층된 캐핑절연막 패턴(9)은 제3 게이트 패턴(10c)을 구성하고, 상기 제4 게이트 전극(7b) 및 그 위에 적층된 캐핑절연막 패턴(9)은 제4 게이트 패턴(10d)을 구성한다. 상기 제1 내지 제4 게이트 전극들(7a, 7b, 7c, 7d) 및 상기 활성영역들 사이에 게이트 절연막(5)이 개재된다.
상기 제1 게이트 전극들(7a)과 인접하고 상기 제2 게이트 전극들(7b)의 반대편에 위치한 상기 제1 활성영역들(3a)에 제1 불순물 영역들(도시하지 않음)이 형성되고, 상기 제2 게이트 전극들(7b)과 인접하고 상기 제1 게이트 전극들(7a)의 반대편에 위치한 상기 제1 활성영역들(3a)에 제2 불순물 영역들(11b)이 형성된다. 다시 말해서, 상기 제1 활성영역들(3a)의 양 단들에 각각 제1 및 제2 소오스 영역들이 형성된다. 이와 마찬가지로, 상기 제3 게이트 전극들(7c)과 인접하고 상기 제4 게이트 전극들(7d)의 반대편에 위치한 상기 제2 활성영역들(3b)에 제3 불순물 영역들(11c)이 형성되고. 상기 제4 게이트 전극들(7d)과 인접하고 상기 제3 게이트 전극들(7c)의 반대편에 위치한 상기 제1 활성영역들(3a)에 제4 불순물 영역들(11d)이 형성된다. 다시 말해서, 상기 제2 활성영역들(3b)의 양 단들에 각각 제3 및 제4 소오스 영역들이 형성된다. 이에 더하여, 상기 제1 및 제2 게이트 전극들(7a, 7b) 사이의 상기 제1 활성영역들(3a)과 아울러서 상기 제3 및 제4 게이트 전극들(7c, 7d) 사이의 상기 제2 활성영역들(3b)에 공통 드레인 영역에 해당하는 제5 불순물 영역들(11e)이 형성된다. 결과적으로, 상기 제1 활성영역들(3a)의 각각에 제1 및 제2 모스 트랜지스터들이 형성되고, 상기 제2 활성영역들(3b)의 각각에 제3 및 제4 모스 트랜지스터들이 형성된다.
상기 활성영역들 상의 상기 게이트 전극들(7a, 7b, 7c, 7d)의 폭들은 도 1 및 도 5a에 도시된 바와 같이 상기 소자분리 영역(3) 상의 상기 게이트 패턴들의 폭들보다 넓은 것이 바람직하다. 이는, 상기 제1 내지 제4 모스 트랜지스터들의 채널길이들을 최대화시킴으로써 단채널 효과(short channel effect)에 기인하는 셀 트랜지스터의 누설전류를 억제시키기 위함이다. 다시 말해서, 디램소자의 리프레쉬 특성을 개선시키기 위함이다. 이에 더하여, 상기 게이트 전극들(7a, 7b, 7c, 7d)과 중첩되는 상기 제1 및 제2 활성영역들의 폭들은 도 1에 도시된 바와 같이 상기 제1 내지 제4 불순물 영역들(상기 소오스 영역들)의 폭들보다 넓은 것이 바람직하다. 이는, 상기 제1 내지 제4 모스 트랜지스터들의 채널 폭들을 극대화시키어 셀 트랜지스터들의 전류 구동능력(current drivability)을 향상시키기 위함이다. 특히, 상기 소자분리 영역(3)을 트렌치 소자분리 기술을 사용하여 형성하는 경우에, 상기 제1 내지 제4 모스 트랜지스터들과 같이 작은 모스 트랜지스터들은 역협폭 효과(inverse narrow width effect)에 기인하여 낮은 문턱전압을 갖는다. 이에 따라, 상기 제1 내지 제4 모스 트랜지스터들의 오프 전류를 감소시키기가 어렵다. 결과적으로, 상기 제1 내지 제4 모스 트랜지스터들의 채널 폭들을 증가시킴으로써 리프레쉬 주기는 물론 센싱 마진을 증가시킬 수 있다.
상기 제1 내지 제4 게이트 패턴들(10a, 10b, 10c, 10d)의 측벽들은 절연막 스페이서들(13)에 의해 덮여질 수 있다. 상기 스페이서들(13)을 갖는 반도체기판은 제1 층간절연막(15)에 의해 덮여진다. 상기 제1 내지 제4 불순물 영역들은 각각 상기 제1 층간절연막(15)의 소정영역들을 관통하는 제1 내지 제4 콘택홀들(17a, 17b, 17c, 17d)에 의해 노출된다. 이에 더하여, 상기 제5 불순물 영역들(11e)은 제5 콘택홀들(17e)에 의해 노출될 수 있다. 상기 제1 내지 제4 콘택홀들(17a, 17b, 17c, 17d)의 중심축들은 각각 상기 제1 내지 제4 불순물 영역들의 중심점들을 지나는 것이 바람직하다. 상기 제1 내지 제5 콘택홀들(17a, 17b, 17c, 17d, 17e)은 각각 제1 내지 제5 콘택 플러그들(도시하지 않음, 19b, 19c, 19d, 19e)로 채워진다. 여기서, 상기 각 활성영역들은 도 1에 보여진 바와 같이 그들의 중심부들(공통 드레인 영역들)로부터 상기 y축의 양의 방향을 따라 연장된 돌출부를 갖는 것이 바람직하다. 이에 따라, 상기 제5 콘택 플러그들(19e)은 연장되어 상기 돌출부를 덮는다.
상기 제1 내지 제5 콘택 플러그들을 갖는 반도체기판은 제2 층간절연막(20c)에 의해 덮여진다. 상기 제2 층간절연막(20c)은 차례로 적층된 하부 식각저지막(20a) 및 절연막(20b)을 포함할 수 있다. 상기 제5 콘택 플러그들(11e)들은 상기 제2 층간절연막(20c)을 관통하는 비트라인 콘택홀들(도시하지 않음)에 의해 노출된다. 상기 제2 층간절연막(20c) 상에 복수개의 평행한 비트라인들(21)이 배치된다. 상기 비트라인들(21)은 상기 비트라인 콘택홀들을 통하여 상기 제5 콘택 플러그들(11e)과 전기적으로 접속된다. 상기 비트라인들(21)은 상기 x축과 평행하도록 배치된다. 또한, 상기 비트라인들(21)은 상기 활성영역들 사이의 상기 소자분리 영역(3)의 상부를 가로지르도록 배치되는 것이 바람직하다. 상기 비트라인들(21) 상에 비트라인 캐핑막 패턴들(23)이 적층되는 것이 바람직하다. 상기 비트라인들(21) 및 그 위의 상기 비트라인 캐핑막 패턴들(23)은 비트라인 패턴들(24)을 구성한다. 상기 비트라인 패턴들(24)의 측벽들은 비트라인 스페이서들(25)에 의해 덮여지는 것이 바람직하다.
상기 비트라인 스페이서들(25)을 갖는 반도체기판은 제3 층간절연막(27)에 의해 덮여진다. 상기 제1 내지 제4 콘택 플러그들은 각각 상기 제3 및 제2 층간절연막들(27, 20c)을 관통하는 제1 내지 제4 스토리지 노드 패드들(31a, 31b, 31c, 31d)과 접촉한다. 상기 제1 및 제2 스토리지 노드 패드들(31a, 31b)은 각각 상기 제1 및 제2 콘택홀들(17a, 17b)의 중심점들로부터 상기 x축의 음의 방향(negative direction)을 향하여 연장되도록 배치된다. 이와는 달리, 상기 제3 및 제4 스토리지 노드 패드들(31c, 31d)은 각각 상기 제3 및 제4 콘택홀들(17c, 17d)의 중심점들로부터 상기 x축의 양의 방향을 향하여 연장되도록 배치된다.
상기 제1 내지 제4 스토리지 노드 패드들(31a, 31b, 31c, 31d)을 갖는 반도체기판은 제4 층간절연막(36)에 의해 덮여진다. 상기 제4 층간절연막(36)은 차례로 적층된 상부 식각저지막(33) 및 희생절연막(35)을 포함할 수 있다. 상기 제1 내지 제4 스토리지 노드 패드들(31a, 31b, 31c, 31d)은 각각 상기 제4 층간절연막(36)을 관통하는 제1 내지 제4 스토리지 노드 콘택홀들(도시하지 않음, 37b, 37c, 37d)에 의해 노출된다. 상기 제1 내지 제4 스토리지 노드 콘택홀 내에 각각 제1 내지 제4 스토리지 노드들(39a, 39b, 39c, 39d)이 배치된다.
상기 제1 및 제2 스토리지 노드들(39a, 39b)의 중심축들은 각각 상기 제1 및 제2 콘택홀들(17a, 17b)의 중심점들로부터 상기 x축의 음의 방향을 향하여 소정의 거리만큼 이격된 제1 및 제2 지점들(A, B)을 지난다. 여기서, 상기 소정의 거리는 상기 활성영역들의 중심점들 및 이들과 인접한 상기 제1 콘택홀들(17a)의 중심점들(또는 상기 제2 콘택홀들의 중심점들) 사이의 거리보다 작다. 또한, 도 1에 도시된 바와 같이 상기 제1 및 제2 모스 트랜지스터들의 채널 길이들을 증가시키기 위하여 상기 제1 활성영역들(3a)의 길이가 증가된 경우에, 상기 제1 콘택홀들(17a)의 중심축들 및 상기 제1 스토리지 노드들(39a)의 중심축들 사이의 거리는 상기 제2 콘택홀들(17b)의 중심축들 및 상기 제2 스토리지 노드들(39b)의 중심축들 사이의 거리와 다를 수 있다. 바람직하게는, 상기 제1 스토리지 노드들(39a)의 중심축들은 상기 제1 활성영역들과 인접하면서 상기 제2 모스 트랜지스터들의 반대편에 위치한 상기 소자분리 영역들을 지나고, 상기 제2 스토리지 노드들(39b)의 중심축들은 상기 제2 모스 트랜지스터들의 채널영역들을 지난다. 좀 더 구체적으로, 상기 제1 스토리지 노드 패드들(31a)의 중심축들은 상기 제1 스토리지 노드들(39a)의 중심축들 및 상기 제1 콘택홀들(17a)의 중심축들 사이에 위치하고, 상기 제2 스토리지 노드 패드들(31b)의 중심축들은 상기 제2 스토리지 노드들(39b)의 중심축들 및 상기 제2 콘택홀들(17b)의 중심축들 사이에 위치한다. 여기서, 상기 중심축들(central axes)은 x-y 평면(x-y plane)에 대하여 수직한 법선들(normal lines)이다.
한편, 상기 제3 및 제4 스토리지 노드들(39c, 39d)의 중심축들은 각각 상기 제3 및 제4 콘택홀들(17c, 17d)의 중심점들로부터 상기 x축의 양의 방향을 향하여 상기 소정의 거리만큼 이격된 제3 및 제4 지점들(C, D)을 지난다. 또한, 도 1에 도시된 바와 같이 상기 제3 및 제4 모스 트랜지스터들의 채널 길이들을 증가시키기 위하여 상기 제2 활성영역들(3b)의 길이가 증가된 경우에, 상기 제3 콘택홀들(17c)의 중심축들 및 상기 제3 스토리지 노드들(39c)의 중심축들 사이의 거리는 상기 제4 콘택홀들(17d)의 중심축들 및 상기 제4 스토리지 노드들(39d)의 중심축들 사이의 거리와 다를 수 있다. 바람직하게는, 상기 제3 스토리지 노드들(39c)의 중심축들은 상기 제3 모스 트랜지스터들의 채널영역들을 지나고, 상기 제4 스토리지 노드들(39d)의 중심축들은 상기 제4 활성영역들과 인접하면서 상기 제3 모스 트랜지스터들의 반대편에 위치한 상기 소자분리 영역들을 지난다. 좀 더 구체적으로, 상기 제3 스토리지 노드 패드들(31c)의 중심축들은 상기 제3 스토리지 노드들(39c)의 중심축들 및 상기 제3 콘택홀들(17c)의 중심축들 사이에 위치하고, 상기 제4 스토리지 노드 패드들(31d)의 중심축들은 상기 제4 스토리지 노드들(39d)의 중심축들 및 상기 제4 콘택홀들(17d)의 중심축들 사이에 위치한다.
상술한 바와 같이 배열된 스토리지 노드들의 중심축들은 서로 동일한 간격을 가질 수 있다. 이에 따라, 상기 스토리지 노드들의 평면도를 정다각형 모양 또는 원형의 모양에 가까운 형태로 설계하는 것이 가능하다. 특히, 상기 제1 피치(P1)가 상기 제2 피치(P2)의 2배인 경우에, 상기 스토리지 노드들의 평면도는 정다각형 모양 또는 원형 모양을 가질 수 있다. 따라서, 상기 스토리지 노드들이 쓰러지는 현상을 현저히 방지할 수 있다.
다음에, 본 발명의 일 실시예에 따른 디램 셀들의 제조방법을 설명하기로 한다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체기판(1)의 소정영역에 소자분리 영역(3)을 형성하여 2차원적으로 배열된 제1 및 제2 활성영역들(3a, 3b)을 한정한다. 상기 소자분리 영역(3)은 통상의 트렌치 소자분리 기술을 사용하여 형성할 수 있다. 상기 제1 활성영역들(3a)은 도 1에 도시된 바와 같이 x축 및 y축을 따라서 각각 제1 및 제2 피치들(P1, P2)을 갖도록 한정된다. 또한, 상기 제2 활성영역들(3b)은 상기 제1 활성영역들(3a)이 상기 x축 및 y축을 따라 각각 상기 제1 피치(P1)의 1/2 및 상기 제2 피치(P2)의 1/2만큼 평행이동된 위치에 한정된다. 상기 활성영역들(3a, 3b) 상에 게이트 절연막(5)을 형성한다. 상기 게이트 절연막(5)을 갖는 반도체기판 상에 게이트 도전막 및 캐핑절연막을 차례로 형성한다. 상기 캐핑절연막은 통상의 층간절연막으로 형성되는 실리콘 산화막에 대하여 식각선택비를 갖는 절연막, 예컨대 실리콘 질화막으로 형성하는 것이 바람직하다.
상기 캐핑절연막 및 게이트 도전막을 연속적으로 패터닝하여 상기 각 활성영역들의 상부를 가로지르는 제1 내지 제4 게이트 패턴들(10a, 10b, 10c, 10d)을 형성한다. 여기서, 상기 제1 및 제2 게이트 패턴들(10a, 10b)은 상기 제1 활성영역들(3a)의 상부를 지르고, 상기 제3 및 제4 게이트 패턴들(10c, 10d)은 상기 제2 활성영역들(3b)의 상부를 가로지른다. 상기 제1 게이트 패턴들(10a)의 각각은 차례로 적층된 제1 게이트 전극(7a) 및 캐핑절연막 패턴(9)을 포함하고, 상기 제2 게이트 패턴들(10b)의 각각은 차례로 적층된 제2 게이트 전극(7b) 및 캐핑절연막 패턴(9)을 포함한다. 이와 마찬가지로, 상기 제3 게이트 패턴들(10c)의 각각은 차례로 적층된 제3 게이트 전극(7c) 및 캐핑절연막 패턴(9)을 포함하고, 상기 제4 게이트 패턴들(10d)의 각각은 차례로 적층된 제4 게이트 전극(7d) 및 캐핑절연막 패턴(9)을 포함한다. 상기 패터닝 공정은 상기 활성영역들과 중첩되는 상기 게이트 전극들의 폭들(W1)은 상기 소자분리 영역(3)과 중첩되는 상기 게이트 전극들의 폭들(W2)보다 넓도록 실시되는 것이 바람직하다.
상기 게이트 패턴들(10a, 10b, 10c, 10d) 및 상기 소자분리 영역(3)을 이온주입 마스크로 사용하여 상기 활성영역들 내부로 불순물을 주입하여 제1 내지 제5 불순물 영역들(도시하지 않음, 11b, 11c, 11d, 11e)을 형성한다. 상기 제1 및 제2 불순물 영역들은 각각 상기 제1 활성영역들(3a)의 양 단들에 형성되고, 상기 제3 및 제4 불순물 영역들(11c, 11d)은 각각 상기 제2 활성영역들(3b)의 양 단들에 형성된다. 또한, 상기 제5 불순물 영역들(11e)은 상기 제1 및 제2 게이트 전극들(7a, 7b) 사이의 상기 제1 활성영역들(3a)과 아울러서 상기 제3 및 제4 게이트 전극들(7c, 7d) 사이의 상기 제2 활성영역들(3b) 내에 형성된다. 이에 따라, 상기 제1 활성영역들(3a)의 각각에 제1 및 제2 모스 트랜지스터들이 형성되고, 상기 제2 활성영역들(3b)의 각각에 제3 및 제4 모스 트랜지스터들이 형성된다.
상기 제1 불순물 영역들은 상기 제1 모스 트랜지스터들의 소오스 영역들의 역할을 하고, 상기 제2 불순물 영역들(11b)은 상기 제2 모스 트랜지스터들의 소오스 영역들의 역할을 한다. 이와 마찬가지로, 상기 제3 불순물 영역들(11c)은 상기 제3 모스 트랜지스터들의 소오스 영역들의 역할을 하고, 상기 제4 불순물 영역들(11d)은 상기 제4 모스 트랜지스터들의 소오스 영역들의 역할을 한다. 이에 더하여, 상기 제1 활성영역(3a) 내의 상기 제5 불순물 영역들(11e)은 상기 제1 및 제2 모스 트랜지스터들의 공통 드레인 영역 역할을 하고, 상기 제2 활성영역(3b) 내의 상기 제5 불순물 영역들(11e)은 상기 제3 및 제4 모스 트랜지스터들의 공통 드레인 영역 역할을 한다. 계속해서, 상기 게이트 패턴들(10a, 10b, 10c, 10d)의 측벽들 상에 통상의 방법을 사용하여 절연막 스페이서들(13)을 형성한다. 상기 절연막 스페이서들(13)은 상기 캐핑절연막과 동일한 절연막으로 형성하는 것이 바람직하다.
도 1, 도 3a 및 도 3b를 참조하면, 상기 스페이서들(13)을 갖는 반도체기판 상에 제1 층간절연막(15)을 형성한다. 상기 제1 층간절연막(15)을 패터닝하여 상기 제1 내지 제5 불순물 영역들을 각각 노출시키는 제1 내지 제5 콘택홀들(17a, 17b, 17c, 17d, 17e)을 형성한다. 상기 제1 내지 제5 콘택홀들(17a, 17b, 17c, 17d, 17e)을 형성하는 동안 상기 캐핑절연막 패턴들(9) 및 상기 스페이서들(13)은 식각저지막 역할을 한다. 다시 말해서, 상기 제1 내지 제5 콘택홀들(17a, 17b, 17c, 17d, 17e)은 자기정렬 콘택 기술을 사용하여 형성할 수 있다. 상기 제1 내지 제5 콘택홀들(17a, 17b, 17c, 17d, 17e) 내에 각각 통상의 방법을 사용하여 제1 내지 제5 콘택 플러그들(도시하지 않음, 19b, 19c, 19d, 19e)을 형성한다.
상기 제1 내지 제5 콘택 플러그들(도시하지 않음, 19b, 19c, 19d, 19e)을 갖는 반도체기판 상에 제2 층간절연막(20c)을 형성한다. 상기 제2 층간절연막(20c)은 하부 식각저지막(20a) 및 절연막(20b)을 차례로 적층시키어 형성하는 것이 바람직하다. 상기 하부 식각저지막(20a)은 상기 절연막(20b), 제1 층간절연막(15) 및 콘택 플러그들(19b, 19c, 19d, 19e)에 대하여 식각 선택비를 갖는 절연막으로 형성한다. 예를 들면, 상기 하부 식각저지막(20c)은 실리콘 질화막으로 형성할 수 있다. 다음에, 상기 제2 층간절연막(20c)을 패터닝하여 상기 제5 콘택 플러그들(19e)을 노출시키는 비트라인 콘택홀들(도시하지 않음)을 형성한다.
상기 제2 층간절연막(20c) 상에 상기 비트라인 콘택홀들을 덮는 복수개의 평행한 비트라인 패턴들(24)을 형성한다. 상기 비트라인 패턴들(24)의 각각은 차례로 적층된 비트라인(21) 및 비트라인 캐핑막 패턴(23)을 포함한다. 상기 비트라인들(21)은 상기 비트라인 콘택홀들을 통하여 상기 제5 콘택 플러그들(19e)과 전기적으로 접속된다. 또한, 상기 비트라인 패턴들(24)은 상기 게이트 전극들(7a, 7b, 7c, 7d)의 상부를 가로지르도록 형성된다. 상기 비트라인 패턴들(24)의 측벽들 상에 통상의 방법을 사용하여 비트라인 스페이서들(25)을 형성한다. 상기 비트라인 캐핑막 패턴들(23) 및 상기 비트라인 스페이서들(25)은 상기 게이트 스페이서들(13) 및 게이트 캐핑막 패턴들(9)과 동일한 절연막으로 형성하는 것이 바람직하다.
도 1, 도 4a 및 도 4b를 참조하면, 상기 비트라인 스페이서들(25)을 포함하는 반도체기판 상에 제3 층간절연막(27)을 형성한다. 상기 제3 층간절연막(27) 및 상기 절연막(20b)을 연속적으로 패터닝하여 상기 제1 내지 제4 콘택 플러그들 상부에 각각 제1 내지 제4 예비 스토리지 노드 패드 콘택홀들을 형성한다. 상기 제1 및 제2 예비 스토리지 노드 패드 콘택홀들은 각각 상기 제1 및 제2 불순물 영역들의 중심축들로부터 상기 x축의 음의 방향을 향하여 쉬프된 중심축들을 갖도록 형성된다. 이에 따라, 상기 제1 예비 스토리지 노드 패드 콘택홀들은 상기 제4 게이트 전극들(7d) 상부의 상기 하부 식각저지막(20a)을 노출시킬 수 있고, 상기 제2 예비 스토리지 노드 패드 콘택홀들은 상기 제2 게이트 전극들(7b) 상부의 상기 하부 식각저지막(20a)을 노출시킬 수 있다.
한편, 제3 및 제4 예비 스토리지 노드 패드 콘택홀들은 각각 상기 제3 및 제4 불순물 영역들의 중심축들로부터 상기 x축의 양의 방향을 향하여 쉬프트된 중심축들을 갖도록 형성된다. 이에 따라, 상기 제3 예비 스토리지 노드 패드 콘택홀들은 상기 제3 게이트 전극들(7c) 상부의 상기 하부 식각저지막(20a)을 노출시킬 수 있고, 상기 제4 예비 스토리지 노드 패드 콘택홀들은 상기 제1 게이트 전극들(7a) 상부의 상기 하부 식각저지막(20a)을 노출시킬 수 있다.
계속해서, 상기 제1 내지 제4 예비 스토리지 노드 패드 콘택홀들에 의해 노출된 상기 하부 식각저지막(20a)을 선택적으로 식각하여 상기 제1 내지 제4 콘택 플러그들을 각각 노출시키는 제1 내지 제4 스토리지 노드 패드 콘택홀들을 형성한다. 상기 제1 내지 제4 스토리지 노드 패드 콘택홀들 내에 각각 제1 내지 제4 스토리지 노드 패드들(31a, 31b, 31c, 31d)을 형성한다.
도 1, 도 5a 및 도 5b를 참조하면, 상기 제1 내지 제4 스토리지 노드 패드들(31a, 31b, 31c, 31d)을 갖는 반도체기판 상에 제4 층간절연막(36)을 형성한다. 상기 제4 층간절연막(36)은 상부 식각저지막(33) 및 희생절연막(35)을 차례로 적층시키어 형성하는 것이 바람직하다. 상기 상부 식각저지막(33)은 상기 희생절연막(35), 상기 스토리지 노드 패드들(31a, 31b, 31c, 31d) 및 상기 제3 층간절연막(27)에 대하여 식각 선택비를 갖는 절연막, 예컨대 실리콘 질화막으로 형성하는 것이 바람직하다. 또한, 상기 희생절연막(35)은 실리콘 산화막으로 형성하는 것이 바람직하다.
상기 희생절연막(35) 및 상기 상부 식각저지막(33)을 연속적으로 패터닝하여 상기 제1 내지 제4 스토리지 노드 패드들(31a, 31b, 31c, 31d)을 각각 노출시키는 제1 내지 제4 스토리지 노드 콘택홀들(도시하지 않음, 37b, 37c, 37d)을 형성한다. 상기 제1 및 제2 스토리지 노드 콘택홀들은 각각 상기 제1 및 제2 스토리지 노드 패드들(31a, 31b)의 중심축들로부터 상기 x축의 음의 방향을 향하여 쉬프트된 제1 및 제2 지점들(A, B)을 지나는 중심축들(도시하지 않음)을 갖도록 형성된다. 또한, 상기 제3 및 제4 스토리지 노드 콘택홀들(37c, 37d)은 각각 상기 제3 및 제4 스토리지 노드 패드들(31c, 31d)의 중심축들로부터 상기 x축의 양의 방향을 향하여 쉬프트된 제3 및 제4 지점들(C, D)을 지나는 중심축들(41c, 41d)을 갖도록 형성된다. 좀 더 구체적으로, 상기 제1 중심축들은 상기 제1 불순물 영역들과 인접하면서 상기 제2 모스 트랜지스터들의 반대편에 위치한 소자분리 영역들을 지날 수 있고, 상기 제2 중심축들은 상기 제2 모스 트랜지스터들의 채널영역들을 지날 수 있다. 상기 제3 중심축들(41c)은 상기 제3 모스 트랜지스터들의 채널영역들을 지날 수 있고, 상기 제4 중심축들(41d)은 상기 제4 불순물 영역들(11d)과 인접하면서 상기 제3 모스 트랜지스터들의 반대편에 위치한 소자분리 영역들을 지날 수 있다.
계속해서, 통상의 방법을 사용하여 상기 제1 내지 제4 스토리지 노드 콘택홀들 내에 각각 제1 내지 제4 스토리지 노드들(39a, 39b, 39c, 39d)을 형성한다. 상기 스토리지 노드들(39a, 39b, 39c, 39d)은 실린더형의 단면 또는 박스형의 단면을 가질 수 있다. 또한, 상기 제1 내지 제4 스토리지 노드들(39a, 39b, 39c, 39d)은 그들의 중심축들이 서로 동일한 간격들로 이격되도록 배열될 수 있다. 이에 따라, 상기 제1 피치(P1)가 상기 제2 피치(P2)의 2배인 경우에, 상기 제1 내지 제4 스토리지 노드들(39a, 39b, 39c, 39d)은 평면적으로 보여질 때 정다각형 또는 원형을 갖도록 형성될 수 있다. 다음에, 상기 희생절연막(35)을 선택적으로 제거하여 상기 제1 내지 제4 스토리지 노드들의 외측벽들을 노출시킬 수 있다.
상술한 바와 같이 본 발명에 따르면, 스토리지 노드들의 길이들 및 폭들 사이의 차이를 최소화시키기가 용이함은 물론 셀 트랜지스터들의 누설전류 특성을 개선시키기가 용이하다. 이에 따라, 디램 소자의 수율은 물론 그것의 리프레쉬 특성을 현저히 개선 시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 디램 셀들의 평면도이다.
도 2a 내지 도 5a는 도 1의 Ⅰ-Ⅰ에 따라 본 발명의 일 실시예에 따른 디램 셀들의 제조방법을 설명하기 위한 단면도들이다.
도 2b 내지 도 5b는 도 1의 Ⅱ-Ⅱ에 따라 본 발명의 일 실시예에 따른 디램 셀들의 제조방법을 설명하기 위한 단면도들이다.

Claims (27)

  1. 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리 영역;
    상기 활성영역에 형성되고 직렬로 접속된 제1 및 제2 모스 트랜지스터들; 및
    상기 제1 및 제2 모스 트랜지스터들을 갖는 반도체기판 상에 배치된 제1 및 제2 스토리지 노드들을 포함하되, 상기 제1 및 제2 스토리지 노드들은 각각 상기 활성영역의 일 단에 형성되어 상기 제1 모스 트랜지스터의 소오스 영역의 역할을 하는 제1 불순물 영역 및 상기 활성영역의 타 단에 형성되어 상기 제2 모스 트랜지스터의 소오스 영역의 역할을 하는 제2 불순물 영역에 전기적으로 접속되고, 상기 제1 및 제2 스토리지 노드들의 중심축들은 각각 상기 제1 및 제2 불순물 영역들의 중심점들로부터 상기 활성영역의 길이 방향과 평행한 일 방향을 따라서 소정의 거리만큼 이격된 제1 및 제2 지점들을 지나고(pass through),
    상기 제 1 및 제 2 불순물 영역들 사이의 활성영역에 형성되어 상기 제 1 및 제 2 모스 트랜지스터의 드레인 영역의 역할을 하되, 상기 제 1 및 제 2 불순물 영역보다 넓은 폭을 갖는 제 3 불순물 영역을 포함하는 것을 특징으로 하는 디램 셀들.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 모스 트랜지스터들은 상기 활성영역의 상부를 가로지르는 한 쌍의 평행한 게이트 전극들을 포함하되,
    상기 게이트 전극들은 연장되어 상기 소자분리 영역의 상부를 가로지르고,
    상기 활성영역 상의 상기 게이트 전극들의 폭들은 상기 소자분리 영역 상의 상기 게이트 전극들의 폭들보다 넓은 것을 특징으로 하는 디램 셀들.
  3. 삭제
  4. 제 2 항에 있어서,
    상기 게이트 전극들과 중첩되는 상기 활성영역의 폭은 상기 소오스 영역들의 폭들보다 넓은 것을 특징으로 하는 디램 셀들.
  5. 제 1 항 또는 제 2 항에 있어서,
    제1 및 제2 불순물 영역들 상에 각각 배치된 제1 및 제2 콘택 플러그들을 더 포함하는 것을 특징으로 하는 디램 셀들.
  6. 제 5 항에 있어서,
    상기 제1 및 제1 콘택 플러그들의 중심축들은 각각 상기 제1 및 제2 불순물 영역들의 중심점들을 지나는 것을 특징으로 하는 디램 셀들.
  7. 제 5 항에 있어서,
    상기 제1 콘택 플러그 및 상기 제1 스토리지 노드 사이에 개재된 제1 스토리지 노드 패드; 및
    상기 제2 콘택 플러그 및 상기 제2 스토리지 노드 사이에 개재된 제2 스토리지 노드 패드를 더 포함하는 것을 특징으로 하는 디램 셀들.
  8. 제 7 항에 있어서,
    상기 제1 스토리지 노드 패드의 중심축은 상기 제1 콘택 플러그의 중심축 및 상기 제1 스토리지 노드의 중심축 사이에 위치하고, 상기 제2 스토리지 노드 패드의 중심축은 상기 제2 콘택 플러그의 중심축 및 상기 제2 스토리지 노드의 중심축 사이에 위치하는 것을 특징으로 하는 디램 셀들.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 소정의 거리는 상기 활성영역의 중심점 및 상기 제1(또는 제2) 불순물 영역의 중심점 사이의 거리보다 작은 것을 특징으로 하는 디램 셀들.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 스토리지 노드의 중심축은 상기 제1 불순물 영역에 인접하면서 상기 제2 모스 트랜지스터의 반대편에 위치한 소자분리 영역을 지나고, 상기 제2 스토리지 노드의 중심축은 상기 제2 모스 트랜지스터의 채널영역을 지나는 것을 특징으로 하는 디램 셀들.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 스토리지 노드의 중심축은 상기 제1 모스 트랜지스터의 채널영역을 지나고, 상기 제2 스토리지 노드의 중심축은 상기 제2 불순물 영역과 인접하면서 상기 제1 모스 트랜지스터의 반대편에 위치한 소자분리 영역을 지나는 것을 특징으로 하는 디램 셀들.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 및 제2 스토리지 노드들은 평면적으로 보여질 때 정다각형(regular polygon) 또는 원형인 것을 특징으로 하는 디램 셀들.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 및 제2 스토리지 노드들은 실린더형의 단면(cylinder-shaped sectional view) 또는 박스형의 단면을 갖는 것을 특징으로 하는 디램 셀들.
  14. 제 1 항 또는 제 2 항에 있어서,
    상기 활성영역의 중심부에 형성되어 상기 제1 및 제2 모스 트랜지스터들의 공통 드레인 영역의 역할을 하는 불순물 영역에 전기적으로 접속된 비트라인을 더 포함하되, 상기 비트라인은 상기 활성영역의 길이방향과 평행하도록 배치된 것을 특징으로 하는 디램 셀들.
  15. 반도체기판에 행들 및 열들을 따라 2차원적으로 배열된 제1 및 제2 활성영역들로 구성되되, 상기 제1 활성영역들은 상기 행들과 평행한 x축 및 상기 열들과 평행한 y축을 따라서 각각 제1 피치 및 제2 피치를 갖고, 상기 제2 활성영역들은 상기 제1 활성영역들이 상기 x축 및 상기 y축을 따라 각각 상기 제1 피치의 1/2 및 상기 제2 피치의 1/2만큼 평행이동된 위치에 배치되고, 소자분리 영역에 의해 한정된 복수개의 활성영역들;
    상기 제1 활성영역들의 각각에 형성되되, 직렬 접속된 제1 및 제2 모스 트랜지스터들;
    상기 제2 활성영역들의 각각에 형성되되, 직렬 접속된 제3 및 제4 모스 트랜지스터들; 및
    상기 제1 내지 제4 모스 트랜지스터들을 갖는 반도체기판 상에 배치된 제1 내지 제4 스토리지 노드들을 포함하되, 상기 제1 및 제2 스토리지 노드들은 각각 상기 제1 활성영역들의 양 단들에 형성되어 상기 제1 및 제2 모스 트랜지스터들의 소오스 영역들의 역할을 하는 제1 및 제2 불순물 영역들에 전기적으로 접속되고, 상기 제3 및 제4 스토리지 노드들은 각각 상기 제2 활성영역들의 양 단들에 형성되어 상기 제3 및 제4 모스 트랜지스터들의 소오스 영역들의 역할을 하는 제3 및 제4 불순물 영역들에 전기적으로 접속되고, 상기 제1 및 제2 스토리지 노드들의 중심축들은 각각 그들에 접속된 상기 제1 및 제2 불순물 영역들의 중심점들로부터 상기 x축의 음의 방향(negative direction)을 향하여 소정의 거리만큼 이격된 제1 및 제2 지점들을 지나고, 상기 제3 및 제4 스토리지 노드들의 중심축들은 각각 그들에 접속된 상기 제3 및 제4 불순물 영역들의 중심점들로부터 상기 x축의 양의 방향을 향하여 상기 소정의 거리만큼 이격된 제3 및 제4 지점들을 지나는 것을 특징으로 하는 디램 셀들.
  16. 제 15 항에 있어서,
    상기 제1 및 제2 모스 트랜지스터들은 상기 제1 활성영역들의 상부를 가로지르는 제1 및 제2 평행한 게이트 전극들을 포함하고, 상기 제3 및 제4 모스 트랜지스터들은 상기 제2 활성영역들의 상부를 가로지르는 제3 및 제4 평행한 게이트 전극들을 포함하되,
    상기 제1 및 제2 활성영역들 상의 상기 게이트 전극들의 폭들은 상기 소자분리 영역 상의 상기 게이트 전극들의 폭들보다 넓은 것을 특징으로 하는 디램 셀들.
  17. 삭제
  18. 제 16 항에 있어서,
    상기 게이트 전극들과 중첩되는 상기 활성영역들의 폭들은 상기 소오스 영역들의 폭들보다 넓은 것을 특징으로 하는 디램 셀들.
  19. 제 15 항 또는 제 16 항에 있어서,
    상기 제1 내지 제4 불순물 영역들 상에 각각 배치된 제1 내지 제4 콘택 플러그들을 더 포함하는 것을 특징으로 하는 디램 셀들.
  20. 제 19 항에 있어서,
    상기 제1 내지 제4 콘택 플러그들의 중심축들은 각각 상기 제1 내지 제4 불순물 영역들의 중심점들을 지나는 것을 특징으로 하는 디램 셀들.
  21. 제 19 항에 있어서,
    상기 제1 콘택 플러그들 및 상기 제1 스토리지 노드들 사이에 개재된 제1 스토리지 노드 패드들;
    상기 제2 콘택 플러그들 및 상기 제2 스토리지 노드들 사이에 개재된 제2 스토리지 노드 패드들;
    상기 제3 콘택 플러그들 및 상기 제3 스토리지 노드들 사이에 개재된 제3 스토리지 노드 패드들; 및
    상기 제4 콘택 플러그들 및 상기 제4 스토리지 노드들 사이에 개재된 제4 스토리지 노드 패드들을 더 포함하는 것을 특징으로 하는 디램 셀들.
  22. 제 21 항에 있어서,
    상기 제1 스토리지 노드 패드의 중심축은 상기 제1 불순물 영역의 중심축 및 이와 전기적으로 접속된 상기 제1 스토리지 노드의 중심축 사이에 위치하고, 상기 제2 스토리지 노드 패드의 중심축은 상기 제2 불순물 영역의 중심축 및 이와 전기적으로 접속된 상기 제2 스토리지 노드의 중심축 사이에 위치하고, 상기 제3 스토리지 노드 패드의 중심축은 상기 제3 불순물 영역의 중심축 및 이와 전기적으로 접속된 상기 제3 스토리지 노드의 중심축 사이에 위치하고, 상기 제4 스토리지 노드 패드의 중심축은 상기 제4 불순물 영역의 중심축 및 이와 전기적으로 접속된 상기 제4 스토리지 노드의 중심축 사이에 위치하는 것을 특징으로 하는 디램 셀들.
  23. 제 15 항 또는 제 16 항에 있어서,
    상기 소정의 거리는 상기 활성영역들의 중심점들 및 그들의 양 단들에 형성된 상기 제1 내지 제4 불순물 영역들의 중심점들 사이의 거리보다 작은 것을 특징으로 하는 디램 셀들.
  24. 제 15 항 또는 제 16 항에 있어서,
    상기 제1 스토리지 노드들의 중심축들은 상기 제1 불순물 영역들에 인접하고 상기 제2 모스 트랜지스터들의 반대편에 위치한 상기 소자분리 영역들을 지나고, 상기 제2 스토리지 노드들의 중심축들은 상기 제2 모스 트랜지스터들의 채널영역들을 지나고, 상기 제3 스토리지 노드들의 중심축들은 상기 제3 모스 트랜지스터들의 채널영역들을 지나고, 상기 제4 스토리지 노드들의 중심축들은 상기 제4 불순물 영역들에 인접하고 상기 제3 모스 트랜지스터들의 반대편에 위치한 상기 소자분리 영역들을 지나는 것을 특징으로 하는 디램 셀들.
  25. 제 15 항 또는 제 16 항에 있어서,
    상기 제1 피치가 상기 제2 피치의 2배인 경우에, 상기 제1 내지 제4 스토리지 노드들은 평면적으로 보여질 때 정다각형 또는 원형인 것을 특징으로 하는 디램 셀들.
  26. 제 15 항 또는 제 16 항에 있어서,
    상기 제1 내지 제4 스토리지 노드들은 실린더형의 단면(cylinder-shaped sectional view) 또는 박스형의 단면을 갖는 것을 특징으로 하는 디램 셀들.
  27. 제 16 항에 있어서,
    상기 제1 및 제2 게이트 전극들 사이의 상기 제1 활성영역들에 형성된 불순물 영역들과 아울러서 상기 제3 및 제4 게이트 전극들 사이의 상기 제2 활성영역들에 형성된 불순물 영역들에 전기적으로 접속된 비트라인들을 더 포함하되, 상기 비트라인들은 상기 게이트 전극들의 상부를 가로지르도록 배치된 것을 특징으로 하는 디램 셀들.
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