JP3277103B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H10B12/01—Manufacture or treatment
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に半導体メモリ等のように複数本の配線が平行配
置される半導体装置及びその製造方法に関する。
り、特に半導体メモリ等のように複数本の配線が平行配
置される半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、ダイナミック型ＲＡＭ（ＤＲＡ
Ｍ）の集積度向上は目覚ましく、１６ＭビットＤＲＡＭ
や６４ＭビットＤＲＡＭは既に開発され、次世代の１Ｇ
ビットＤＲＡＭも検討されている。
Ｍ）の集積度向上は目覚ましく、１６ＭビットＤＲＡＭ
や６４ＭビットＤＲＡＭは既に開発され、次世代の１Ｇ
ビットＤＲＡＭも検討されている。
【０００３】ところで、１６ＭビットＤＲＡＭや６４Ｍ
ビットＤＲＡＭのメモリセルのストレージノードコンタ
クトやビット線コンタクトは、１つのコンタクトに１つ
の孔パターンを対応させて形成されている。しかし、こ
のような孔パターンによるコンタクトを１ＧビットＤＲ
ＡＭ世代に適用すると、ゲート電極とコンタクトパター
ンの合わせずれによって、コンタクト開口面積が小さく
なってしまい、コンタクト不良を起こすという問題点が
予想される。
ビットＤＲＡＭのメモリセルのストレージノードコンタ
クトやビット線コンタクトは、１つのコンタクトに１つ
の孔パターンを対応させて形成されている。しかし、こ
のような孔パターンによるコンタクトを１ＧビットＤＲ
ＡＭ世代に適用すると、ゲート電極とコンタクトパター
ンの合わせずれによって、コンタクト開口面積が小さく
なってしまい、コンタクト不良を起こすという問題点が
予想される。
【０００４】図１５はこの様子を示すもので、（ａ）は
平面図、（ｂ）は断面図である。図中の１は半導体基
板、２はゲート絶縁膜、３はゲート電極（配線）、４は
ゲート保護絶縁膜、５は層間絶縁膜、６は素子領域、７
はコンタクトを示している。Ａに示すような合わせずれ
により、Ｂに示すようにコンタクトサイズの縮小が生じ
る。
平面図、（ｂ）は断面図である。図中の１は半導体基
板、２はゲート絶縁膜、３はゲート電極（配線）、４は
ゲート保護絶縁膜、５は層間絶縁膜、６は素子領域、７
はコンタクトを示している。Ａに示すような合わせずれ
により、Ｂに示すようにコンタクトサイズの縮小が生じ
る。
【０００５】
【発明が解決しようとする課題】上述したように、ＤＲ
ＡＭの大容量化が進むと、ゲート電極とコンタクトパタ
ーンの合わせずれによって、コンタクト開口面積が小さ
くなってしまい、コンタクト不良を起こすという問題点
が予想される。また、この問題はＤＲＡＭに限らず、平
行配置された複数の配線間にコンタクトホールを形成す
る半導体装置について同様に言えることである。
ＡＭの大容量化が進むと、ゲート電極とコンタクトパタ
ーンの合わせずれによって、コンタクト開口面積が小さ
くなってしまい、コンタクト不良を起こすという問題点
が予想される。また、この問題はＤＲＡＭに限らず、平
行配置された複数の配線間にコンタクトホールを形成す
る半導体装置について同様に言えることである。
【０００６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、平行配置された配線と
コンタクトパターンの合わせずれが発生しても、コンタ
クト不良の起きない半導体装置及びその製造方法を提供
することにある。
ので、その目的とするところは、平行配置された配線と
コンタクトパターンの合わせずれが発生しても、コンタ
クト不良の起きない半導体装置及びその製造方法を提供
することにある。
【０００７】
（概要）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち、本発明（請求項１）は、
ＤＲＡＭ等の半導体装置において、半導体基板上に平行
配置された複数本の配線と、これらの配線の上部に形成
された第１の絶縁膜と、前記配線の側面に形成された第
２の絶縁膜と、前記配線間に埋め込まれた第３の絶縁膜
と、第３の絶縁膜を部分的に除去して形成されたコンタ
クトホールとを具備し、前記コンタクトホールの側壁
は、対向する２面が第３の絶縁膜であり、他の２面が第
２の絶縁膜となっており、かつ前記複数本の配線のうち
１本の配線を介して前記コンタクトが隣り合って設けら
れ、該隣り合って設けられたコンタクト間の前記１本の
配線上部の第１の絶縁膜上には、第３の絶縁膜が存在し
ないことを特徴とする。
な構成を採用している。即ち、本発明（請求項１）は、
ＤＲＡＭ等の半導体装置において、半導体基板上に平行
配置された複数本の配線と、これらの配線の上部に形成
された第１の絶縁膜と、前記配線の側面に形成された第
２の絶縁膜と、前記配線間に埋め込まれた第３の絶縁膜
と、第３の絶縁膜を部分的に除去して形成されたコンタ
クトホールとを具備し、前記コンタクトホールの側壁
は、対向する２面が第３の絶縁膜であり、他の２面が第
２の絶縁膜となっており、かつ前記複数本の配線のうち
１本の配線を介して前記コンタクトが隣り合って設けら
れ、該隣り合って設けられたコンタクト間の前記１本の
配線上部の第１の絶縁膜上には、第３の絶縁膜が存在し
ないことを特徴とする。
【０００８】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第３の絶縁膜の上面は、第１の絶縁膜の上面と概略
同じ高さか、それより低いこと。 (2) 配線と第３の絶縁膜との間に、第４の絶縁膜が設け
られていること。 (3) 配線はゲート電極であり、コンタクトホールにはメ
モリセルキャパシタの蓄積電極又はビット線と接続され
る接続電極となる導電材が充填されていること。さら
に、導電材の上面は第１の絶縁膜の上面と概略同じ高さ
か、それより低いこと。 (4) コンタクトホール内の側面に、第４の絶縁膜が形成
されていること。 (5) コンタクトホール内の側面に、絶縁膜と導電膜の積
層膜が形成されていること。
は、次のものがあげられる。 (1) 第３の絶縁膜の上面は、第１の絶縁膜の上面と概略
同じ高さか、それより低いこと。 (2) 配線と第３の絶縁膜との間に、第４の絶縁膜が設け
られていること。 (3) 配線はゲート電極であり、コンタクトホールにはメ
モリセルキャパシタの蓄積電極又はビット線と接続され
る接続電極となる導電材が充填されていること。さら
に、導電材の上面は第１の絶縁膜の上面と概略同じ高さ
か、それより低いこと。 (4) コンタクトホール内の側面に、第４の絶縁膜が形成
されていること。 (5) コンタクトホール内の側面に、絶縁膜と導電膜の積
層膜が形成されていること。
【０００９】
【００１０】また、本発明（請求項５）は、半導体装置
の製造方法において、半導体基板上に複数の配線を平行
配置する工程と、前記複数の配線の上に第１の絶縁膜を
形成する工程と、前記複数の配線の側面に第２の絶縁膜
を形成する工程と、前記複数の配線間に第３の絶縁膜を
形成する工程と、前記複数の配線の少なくとも一つを横
切るパターンを有するコンタクトホール形成用マスクを
形成する工程と、前記第３の絶縁膜を選択的にエッチン
グすることによりコンタクトホールを形成する工程と、
前記コンタクトホールに導電材を充填する工程とを有す
ることを特徴とする。 （作用） 本発明をＤＲＡＭに適用した場合の一例を説明する。ゲ
ート電極を絶縁膜（第１，第２の絶縁膜）で覆い、さら
にゲート電極間に第３の絶縁膜を埋め込んだ状態で、第
１，第２の絶縁膜をストッパとして用い（第１，第２の
絶縁膜は第３の絶縁膜よりもエッチングレートの遅い材
料）、ビット線方向につながった溝パターンで層間絶縁
膜（第３の絶縁膜）をエッチングする。そして、第３の
絶縁膜がゲート電極間にブリッジ状に残ることを利用し
て、第２の絶縁膜と第３の絶縁膜で囲まれた部分にそれ
ぞれのコンタクトが形成できるようにする。このとき、
第３の絶縁膜に段差ができないように、予め第３の絶縁
膜とゲート上の第１の絶縁膜の高さが一致するように第
３の絶縁膜をエッチバックしてもよい。
の製造方法において、半導体基板上に複数の配線を平行
配置する工程と、前記複数の配線の上に第１の絶縁膜を
形成する工程と、前記複数の配線の側面に第２の絶縁膜
を形成する工程と、前記複数の配線間に第３の絶縁膜を
形成する工程と、前記複数の配線の少なくとも一つを横
切るパターンを有するコンタクトホール形成用マスクを
形成する工程と、前記第３の絶縁膜を選択的にエッチン
グすることによりコンタクトホールを形成する工程と、
前記コンタクトホールに導電材を充填する工程とを有す
ることを特徴とする。 （作用） 本発明をＤＲＡＭに適用した場合の一例を説明する。ゲ
ート電極を絶縁膜（第１，第２の絶縁膜）で覆い、さら
にゲート電極間に第３の絶縁膜を埋め込んだ状態で、第
１，第２の絶縁膜をストッパとして用い（第１，第２の
絶縁膜は第３の絶縁膜よりもエッチングレートの遅い材
料）、ビット線方向につながった溝パターンで層間絶縁
膜（第３の絶縁膜）をエッチングする。そして、第３の
絶縁膜がゲート電極間にブリッジ状に残ることを利用し
て、第２の絶縁膜と第３の絶縁膜で囲まれた部分にそれ
ぞれのコンタクトが形成できるようにする。このとき、
第３の絶縁膜に段差ができないように、予め第３の絶縁
膜とゲート上の第１の絶縁膜の高さが一致するように第
３の絶縁膜をエッチバックしてもよい。
【００１１】このように、コンタクト形成のためのマス
クをビット線方向につながったパターン（溝パターン）
とし、第１，第２の絶縁膜をストッパとして用いるた
め、コンタクトホールを自己整合的に形成することがで
き、合わせずれがゲート方向にいくら発生してもコンタ
クト不良は起きない。この様子を、図１４（ａ）（ｂ）
に示す。従来の場合の図１５と比較して、コンタクト７
をビット線方向につながったパターンとしているため、
ビット線方向の合わせずれが生じるコンタクトサイズＣ
が一定であることが分かる。
クをビット線方向につながったパターン（溝パターン）
とし、第１，第２の絶縁膜をストッパとして用いるた
め、コンタクトホールを自己整合的に形成することがで
き、合わせずれがゲート方向にいくら発生してもコンタ
クト不良は起きない。この様子を、図１４（ａ）（ｂ）
に示す。従来の場合の図１５と比較して、コンタクト７
をビット線方向につながったパターンとしているため、
ビット線方向の合わせずれが生じるコンタクトサイズＣ
が一定であることが分かる。
【００１２】また、コンタクト内の第２の絶縁膜を補強
するために新たな絶縁膜のサイドウォールを更に形成し
てもよい。これにより、絶縁性が向上する。さらに、こ
の絶縁膜のサイドウォールはＲＩＥによって形成される
ので、ＲＩＥによる膜減りが発生する。この膜ベリを防
止するためにＲＩＥ時に導電膜のサイドウォールを形成
しておけば、絶縁性はより強固となる。
するために新たな絶縁膜のサイドウォールを更に形成し
てもよい。これにより、絶縁性が向上する。さらに、こ
の絶縁膜のサイドウォールはＲＩＥによって形成される
ので、ＲＩＥによる膜減りが発生する。この膜ベリを防
止するためにＲＩＥ時に導電膜のサイドウォールを形成
しておけば、絶縁性はより強固となる。
【００１３】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。 （実施形態１）図１は本発明の第１の実施形態に係わる
ＤＲＡＭのメモリセルレイアウトパターンを示す平面
図、図２（ａ）は図１の矢視Ａ−Ａ′断面図、図２
（ｂ）は図１の矢視Ｂ−Ｂ′断面図である。
参照して説明する。 （実施形態１）図１は本発明の第１の実施形態に係わる
ＤＲＡＭのメモリセルレイアウトパターンを示す平面
図、図２（ａ）は図１の矢視Ａ−Ａ′断面図、図２
（ｂ）は図１の矢視Ｂ−Ｂ′断面図である。
【００１４】半導体基板１１上に、ゲート絶縁膜１２を
介して複数本のゲート電極（配線）１３が平行に配列形
成されている。ゲート電極１３はワード線を成すもの
で、ゲート電極１３上には第１の絶縁膜１４が形成さ
れ、ゲート電極１３の側面には第２の絶縁膜１５が形成
されている。さらに、ゲート電極１３間には第３の絶縁
膜１６が埋め込み形成されている。そして、ゲート方向
と直交する方向に開口を有するマスク１７を用いて、さ
らに絶縁膜１４，１５をエッチングストッパとして用
い、絶縁膜１６を選択エッチングしてコンタクトホール
が形成されている。
介して複数本のゲート電極（配線）１３が平行に配列形
成されている。ゲート電極１３はワード線を成すもの
で、ゲート電極１３上には第１の絶縁膜１４が形成さ
れ、ゲート電極１３の側面には第２の絶縁膜１５が形成
されている。さらに、ゲート電極１３間には第３の絶縁
膜１６が埋め込み形成されている。そして、ゲート方向
と直交する方向に開口を有するマスク１７を用いて、さ
らに絶縁膜１４，１５をエッチングストッパとして用
い、絶縁膜１６を選択エッチングしてコンタクトホール
が形成されている。
【００１５】ここで、コンタクトホールのゲート方向は
ＳＮ（ストレージノード）コンタクト用のマスク１７で
規定され、ゲートと直交する方向は絶縁膜１４，１５で
規定される。絶縁膜１４，１５はゲート電極１３と自己
整合的に形成されるので、コンタクトホールのゲートと
直交する方向はゲート電極１３と自己整合的に形成され
る。なお、図中の１８は素子領域、１９は素子分離領域
を示している。
ＳＮ（ストレージノード）コンタクト用のマスク１７で
規定され、ゲートと直交する方向は絶縁膜１４，１５で
規定される。絶縁膜１４，１５はゲート電極１３と自己
整合的に形成されるので、コンタクトホールのゲートと
直交する方向はゲート電極１３と自己整合的に形成され
る。なお、図中の１８は素子領域、１９は素子分離領域
を示している。
【００１６】本実施形態のメモリセルレイアウトは、６
Ｆ2 （Ｆ：最小加工寸法）のオープン／フォールデッド
併用ビット線方式（文献：D.Takashima et.al.VLSI CIR
CUiT, 1993,P89）である。
Ｆ2 （Ｆ：最小加工寸法）のオープン／フォールデッド
併用ビット線方式（文献：D.Takashima et.al.VLSI CIR
CUiT, 1993,P89）である。
【００１７】このようなレイアウトでは、通過ワード線
はビット線方向に隣り合うメモリセル同士に１本しか持
たない。このパターンでワード線と直交するパターンで
コンタクトホールを開口すると、コンタクトはワード線
段差により分割され、ビット線コンタクト部とストレー
ジノードコンタクト部に同時に開口され、余分なところ
にコンタクトが開口してしまうようなことはない。 （実施形態２）図３は本発明の第２の実施形態に係わる
ＤＲＡＭのメモリセルレイアウトパターンを示す平面
図、図４（ａ）は図３の矢視Ａ−Ａ′断面図、図４
（ｂ）は図３の矢視Ｂ−Ｂ′断面図である。本実施形態
は、基本的には第１の実施形態と同じであり、トレンチ
型メモリセルに本発明を適用した例である。
はビット線方向に隣り合うメモリセル同士に１本しか持
たない。このパターンでワード線と直交するパターンで
コンタクトホールを開口すると、コンタクトはワード線
段差により分割され、ビット線コンタクト部とストレー
ジノードコンタクト部に同時に開口され、余分なところ
にコンタクトが開口してしまうようなことはない。 （実施形態２）図３は本発明の第２の実施形態に係わる
ＤＲＡＭのメモリセルレイアウトパターンを示す平面
図、図４（ａ）は図３の矢視Ａ−Ａ′断面図、図４
（ｂ）は図３の矢視Ｂ−Ｂ′断面図である。本実施形態
は、基本的には第１の実施形態と同じであり、トレンチ
型メモリセルに本発明を適用した例である。
【００１８】なお、図１及び図２と同一部分には同一符
号を付して、その詳しい説明は省略する。また、図３中
に○印で示す２１はトレンチ、×印で示す２２はビット
線コンタクトであり、図４中の３１は蓄積電極、３２は
キャパシタ絶縁膜、３３はカラー酸化膜、３５は層間絶
縁膜、３６は埋め込み電極、３７はビット線を示してい
る。
号を付して、その詳しい説明は省略する。また、図３中
に○印で示す２１はトレンチ、×印で示す２２はビット
線コンタクトであり、図４中の３１は蓄積電極、３２は
キャパシタ絶縁膜、３３はカラー酸化膜、３５は層間絶
縁膜、３６は埋め込み電極、３７はビット線を示してい
る。
【００１９】図３に示すように、レイアウトは前記のオ
ープン／フォールデッド併用ビット線方式のメモリセル
レイアウトと同じである。１つの素子領域１８に、２つ
のＳＮコンタクトと１つのビット線コンタクト２２が設
けられている。トレンチ２１は、素子領域１８に最小加
工寸法Ｆの半分程度オーバーラップしたパターンであ
り、トレンチ２１内に埋め込まれた蓄積電極３１と素子
領域１８の残った部分を基板表面で接続できるようにな
っている。
ープン／フォールデッド併用ビット線方式のメモリセル
レイアウトと同じである。１つの素子領域１８に、２つ
のＳＮコンタクトと１つのビット線コンタクト２２が設
けられている。トレンチ２１は、素子領域１８に最小加
工寸法Ｆの半分程度オーバーラップしたパターンであ
り、トレンチ２１内に埋め込まれた蓄積電極３１と素子
領域１８の残った部分を基板表面で接続できるようにな
っている。
【００２０】図４に示すように、第１の実施形態と同様
にして開口されたビット線コンタクト部とストレージノ
ードコンタクト部のコンタクトに、電極材（多結晶シリ
コン）３６を埋め込んで蓄積電極３１と素子領域１８を
接続している。
にして開口されたビット線コンタクト部とストレージノ
ードコンタクト部のコンタクトに、電極材（多結晶シリ
コン）３６を埋め込んで蓄積電極３１と素子領域１８を
接続している。
【００２１】また、ビット線コンタクトに埋め込まれた
電極３６によって、コンタクトを持ち上げ、ビット線開
口時に再び深いエッチングを必要とせず、良好なコンタ
クトを可能にしている。 （実施形態３）図５は本発明の第３の実施形態に係わる
ＤＲＡＭのメモリセルレイアウトパターンを示す平面
図、図６（ａ）は図５の矢視Ａ−Ａ′断面図、図６
（ｂ）は図５の矢視Ｂ−Ｂ′断面図である。本実施形態
は、基本的には第１の実施形態と同じであり、スタック
型ＤＲＡＭメモリセルに本発明を適用した例である。
電極３６によって、コンタクトを持ち上げ、ビット線開
口時に再び深いエッチングを必要とせず、良好なコンタ
クトを可能にしている。 （実施形態３）図５は本発明の第３の実施形態に係わる
ＤＲＡＭのメモリセルレイアウトパターンを示す平面
図、図６（ａ）は図５の矢視Ａ−Ａ′断面図、図６
（ｂ）は図５の矢視Ｂ−Ｂ′断面図である。本実施形態
は、基本的には第１の実施形態と同じであり、スタック
型ＤＲＡＭメモリセルに本発明を適用した例である。
【００２２】図５に示すように、レイアウトは基本的に
トレンチ型と同じで、ストレージノードコンタクト上に
は蓄積電極４１のパターンが、ビット線コンタクト部に
はキャパシタの対向電極となるプレートを除去するパタ
ーン３９がある。
トレンチ型と同じで、ストレージノードコンタクト上に
は蓄積電極４１のパターンが、ビット線コンタクト部に
はキャパシタの対向電極となるプレートを除去するパタ
ーン３９がある。
【００２３】図６に示すように、開口されたビット線コ
ンタクト部とストレージノードコンタクト部には電極材
（多結晶シリコン）３６が埋め込まれ、その上部に蓄積
電極４１が形成されている。そして、キャパシタ絶縁膜
４２を介して堆積されたプレート電極４３は窓パターン
３９によってビット線コンタクト部は除去され、ビット
線３７はビット線コンタクト２２下の埋め込み電極３６
に接続されている。 （実施形態４）図７（ａ）〜（ｅ）は、本発明の第４の
実施形態に係わるＤＲＡＭの製造工程を示す断面図であ
り、各図の左側は図２の（ａ）に対応し、右側は図２
（ｂ）に対応している。
ンタクト部とストレージノードコンタクト部には電極材
（多結晶シリコン）３６が埋め込まれ、その上部に蓄積
電極４１が形成されている。そして、キャパシタ絶縁膜
４２を介して堆積されたプレート電極４３は窓パターン
３９によってビット線コンタクト部は除去され、ビット
線３７はビット線コンタクト２２下の埋め込み電極３６
に接続されている。 （実施形態４）図７（ａ）〜（ｅ）は、本発明の第４の
実施形態に係わるＤＲＡＭの製造工程を示す断面図であ
り、各図の左側は図２の（ａ）に対応し、右側は図２
（ｂ）に対応している。
【００２４】図７（ａ）は、半導体基板１１上にゲート
絶縁膜１２を介してゲート電極１３を形成し、ゲート電
極１３の上面及び側面を第１，第２の絶縁膜（例えば、
窒化シリコン膜）１４，１５で覆い、さらに全面に絶縁
膜１４，１５とは異なる材質の第３の絶縁膜（例えば、
ＢＰＳＧ，ＰＳＧ，ＳｉＯ2 ）１６を堆積した状態であ
る。
絶縁膜１２を介してゲート電極１３を形成し、ゲート電
極１３の上面及び側面を第１，第２の絶縁膜（例えば、
窒化シリコン膜）１４，１５で覆い、さらに全面に絶縁
膜１４，１５とは異なる材質の第３の絶縁膜（例えば、
ＢＰＳＧ，ＰＳＧ，ＳｉＯ2 ）１６を堆積した状態であ
る。
【００２５】次いで、図７（ｂ）に示すように、絶縁膜
１６をエッチバック（例えば、ポリッシング）して、ゲ
ート上の絶縁膜１４とほぼ同じ高さにする。このとき、
埋め込みの高さはゲート段差の１０％程度異ってもよ
い。次いで、図７（ｃ）に示すように、レジスト５１の
溝パターンにより部分的にゲート間の絶縁膜１６をＲＩ
Ｅ法にてエッチング除去する。
１６をエッチバック（例えば、ポリッシング）して、ゲ
ート上の絶縁膜１４とほぼ同じ高さにする。このとき、
埋め込みの高さはゲート段差の１０％程度異ってもよ
い。次いで、図７（ｃ）に示すように、レジスト５１の
溝パターンにより部分的にゲート間の絶縁膜１６をＲＩ
Ｅ法にてエッチング除去する。
【００２６】次いで、図７（ｄ）に示すように、コンタ
クトが埋まるように導電膜（例えば、多結晶シリコン）
３６を堆積する。次いで、図７（ｅ）に示すように、堆
積された導電膜３６をエッチバック（例えば、ポリッシ
ング，ＣＤＥ，ＲＩＥ）して、コンタクト内に埋め込
む。これにより、前記図１及び図２に示す構成が得られ
る。
クトが埋まるように導電膜（例えば、多結晶シリコン）
３６を堆積する。次いで、図７（ｅ）に示すように、堆
積された導電膜３６をエッチバック（例えば、ポリッシ
ング，ＣＤＥ，ＲＩＥ）して、コンタクト内に埋め込
む。これにより、前記図１及び図２に示す構成が得られ
る。
【００２７】このように本実施形態によれば、第１，第
２の絶縁膜１４，１５と第３の絶縁膜１６とを異なる材
料で形成し、ゲート間に埋め込み形成された第３の絶縁
膜１６を選択エッチングしてコンタクトホールを形成す
ることにより、コンタクトホールを自己整合的に形成す
ることができる。 （実施形態５）図８（ａ）〜（ｅ）は、本発明の第５の
実施形態に係わるＤＲＡＭの製造工程を示す断面図であ
る。
２の絶縁膜１４，１５と第３の絶縁膜１６とを異なる材
料で形成し、ゲート間に埋め込み形成された第３の絶縁
膜１６を選択エッチングしてコンタクトホールを形成す
ることにより、コンタクトホールを自己整合的に形成す
ることができる。 （実施形態５）図８（ａ）〜（ｅ）は、本発明の第５の
実施形態に係わるＤＲＡＭの製造工程を示す断面図であ
る。
【００２８】図８（ａ）は、ゲート電極１３及びゲート
上の第１の絶縁膜（例えば、窒化シリコン）１４を同時
に配線加工した後、第２の絶縁膜（例えば、窒化シリコ
ン）１５を堆積し、さらに絶縁膜１４，１５とは異なる
材質の第３の絶縁膜（例えばＢＰＳＧ，ＰＳＧ，ＳｉＯ
2 ）１６を堆積した状態である。
上の第１の絶縁膜（例えば、窒化シリコン）１４を同時
に配線加工した後、第２の絶縁膜（例えば、窒化シリコ
ン）１５を堆積し、さらに絶縁膜１４，１５とは異なる
材質の第３の絶縁膜（例えばＢＰＳＧ，ＰＳＧ，ＳｉＯ
2 ）１６を堆積した状態である。
【００２９】これ以降は、第４の実施形態と実質的に同
じである。即ち、まず図８（ｂ）に示すように、絶縁膜
１６をエッチバック（例えば、ポリッシング）してゲー
ト電極１３間に埋め込む。続いて、図８（ｃ）に示すよ
うに、レジスト５１の溝パターンにより絶縁膜１６をＲ
ＩＥ法によってエッチング除去し、絶縁膜１５によって
エッチングをストップする。
じである。即ち、まず図８（ｂ）に示すように、絶縁膜
１６をエッチバック（例えば、ポリッシング）してゲー
ト電極１３間に埋め込む。続いて、図８（ｃ）に示すよ
うに、レジスト５１の溝パターンにより絶縁膜１６をＲ
ＩＥ法によってエッチング除去し、絶縁膜１５によって
エッチングをストップする。
【００３０】次いで、図８（ｄ）に示すように、絶縁膜
１５をＲＩＥ法によって加工し、基板１１を露出し、導
電膜３６を堆積する。その後に、図８（ｅ）に示すよう
に、導電膜３６をエッチバックする。
１５をＲＩＥ法によって加工し、基板１１を露出し、導
電膜３６を堆積する。その後に、図８（ｅ）に示すよう
に、導電膜３６をエッチバックする。
【００３１】この方法は絶縁膜１６のエッチングを絶縁
膜１５で一旦止めているので、基板１１にかかるオーバ
ーエッチングが第４の実施形態より少なく、基板の膜減
りを防止できる。 （実施形態６）図９（ａ）〜（ｅ）は、本発明の第６の
実施形態に係わるＤＲＡＭの製造工程を示す断面図であ
る。
膜１５で一旦止めているので、基板１１にかかるオーバ
ーエッチングが第４の実施形態より少なく、基板の膜減
りを防止できる。 （実施形態６）図９（ａ）〜（ｅ）は、本発明の第６の
実施形態に係わるＤＲＡＭの製造工程を示す断面図であ
る。
【００３２】図９（ａ）は第５の実施形態における図８
（ａ）の場合と同じだが、絶縁膜１５を１０〜２０ｎｍ
と薄くしておく。図９（ｂ）（ｃ）に示す工程も第５の
実施形態と同じである。
（ａ）の場合と同じだが、絶縁膜１５を１０〜２０ｎｍ
と薄くしておく。図９（ｂ）（ｃ）に示す工程も第５の
実施形態と同じである。
【００３３】次いで、図９（ｄ）に示すように、コンタ
クト内に第４の絶縁膜５２によるサイドウォールをＲＩ
Ｅ法により形成すると同時に基板１１を露出させる。そ
して、導電膜３６を堆積した後、図９（ｅ）に示すよう
に導電膜３６をエッチバックして埋め込む。
クト内に第４の絶縁膜５２によるサイドウォールをＲＩ
Ｅ法により形成すると同時に基板１１を露出させる。そ
して、導電膜３６を堆積した後、図９（ｅ）に示すよう
に導電膜３６をエッチバックして埋め込む。
【００３４】本実施形態は、サイドウォールの形成をコ
ンタクト開口後に行うため、サイドウォールにかかるＲ
ＩＥのオーバーエッチング時間が図７や図８の場合と比
べ少なくて済むので、サイドウォールの膜減りが少な
く、ゲート電極とコンタクト間の絶縁をより良好に保て
る。 （実施形態７）図１０は本発明の第７の実施形態に係わ
るＤＲＡＭの製造工程を示す断面図である。
ンタクト開口後に行うため、サイドウォールにかかるＲ
ＩＥのオーバーエッチング時間が図７や図８の場合と比
べ少なくて済むので、サイドウォールの膜減りが少な
く、ゲート電極とコンタクト間の絶縁をより良好に保て
る。 （実施形態７）図１０は本発明の第７の実施形態に係わ
るＤＲＡＭの製造工程を示す断面図である。
【００３５】図１０（ａ）〜（ｃ）は、図９（ａ）〜
（ｃ）の場合と同じで、図１０（ｄ）で絶縁膜５２を堆
積し、連続して導電膜（例えば、ドープされた多結晶シ
リコン）５３を堆積し、まず導電膜５３をＲＩＥによっ
てサイドウォールとする。続いて、絶縁膜５２をＲＩＥ
によってサイドウォールとして、基板１１を露出させ、
導電膜３６を堆積する。その後に続く図１０（ｅ）は、
図９（ｅ）と同じである。
（ｃ）の場合と同じで、図１０（ｄ）で絶縁膜５２を堆
積し、連続して導電膜（例えば、ドープされた多結晶シ
リコン）５３を堆積し、まず導電膜５３をＲＩＥによっ
てサイドウォールとする。続いて、絶縁膜５２をＲＩＥ
によってサイドウォールとして、基板１１を露出させ、
導電膜３６を堆積する。その後に続く図１０（ｅ）は、
図９（ｅ）と同じである。
【００３６】本実施形態は、絶縁膜５２を導電膜５３に
よって完全に保護しているため、ＲＩＥによる膜減りが
全く起こらず、ゲートコンタクト間の絶縁がより良好に
保てる。また、保護膜として導電膜５３を用いているの
で、サイドウォール形成時にコンタクト径が小さくなっ
ても、埋め込み電極の抵抗は変わらず、良好なコンタク
トを保つことができる。 （実施形態８）図１１〜図１３は、本発明の第８の実施
形態に係わるＤＲＡＭを製造工程順に示すものであり、
各々の図において（ａ）はメモリセルレイアウトを示す
平面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図、（ｃ）
は（ａ）の矢視Ｂ−Ｂ′断面図である。本実施形態は、
ビット線の上にキャパシタを形成するスタック型ＤＲＡ
Ｍセルの埋め込み及びストレージノードコンタクトに、
本発明を適用した例である。
よって完全に保護しているため、ＲＩＥによる膜減りが
全く起こらず、ゲートコンタクト間の絶縁がより良好に
保てる。また、保護膜として導電膜５３を用いているの
で、サイドウォール形成時にコンタクト径が小さくなっ
ても、埋め込み電極の抵抗は変わらず、良好なコンタク
トを保つことができる。 （実施形態８）図１１〜図１３は、本発明の第８の実施
形態に係わるＤＲＡＭを製造工程順に示すものであり、
各々の図において（ａ）はメモリセルレイアウトを示す
平面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図、（ｃ）
は（ａ）の矢視Ｂ−Ｂ′断面図である。本実施形態は、
ビット線の上にキャパシタを形成するスタック型ＤＲＡ
Ｍセルの埋め込み及びストレージノードコンタクトに、
本発明を適用した例である。
【００３７】なお、図中の６１は半導体基板、６２は拡
散層、６３はゲート電極、６４はゲート保護絶縁膜、６
６，，７５，９６は層間絶縁膜、６７はコンタクトパタ
ーン、６８は素子領域、６９は素子分離領域、７２はビ
ット線コンタクト、７６，８６，９７は埋め込み電極、
７７はビット線、７８はビット線保護絶縁膜、９１は蓄
積電極、９２はキャパシタ絶縁膜、９３はプレート電
極、９５はＳＮコンタクトを示している。
散層、６３はゲート電極、６４はゲート保護絶縁膜、６
６，，７５，９６は層間絶縁膜、６７はコンタクトパタ
ーン、６８は素子領域、６９は素子分離領域、７２はビ
ット線コンタクト、７６，８６，９７は埋め込み電極、
７７はビット線、７８はビット線保護絶縁膜、９１は蓄
積電極、９２はキャパシタ絶縁膜、９３はプレート電
極、９５はＳＮコンタクトを示している。
【００３８】まず、図１１に示すように、ライン状のコ
ンタクトパターンでゲート間に埋め込まれた絶縁膜６６
に溝を形成し、溝の長手方向はゲートパターンによって
コンタクトホールが分割されている。このコンタクトホ
ール内に多結晶シリコンを埋め込んで埋め込み電極８６
とする。
ンタクトパターンでゲート間に埋め込まれた絶縁膜６６
に溝を形成し、溝の長手方向はゲートパターンによって
コンタクトホールが分割されている。このコンタクトホ
ール内に多結晶シリコンを埋め込んで埋め込み電極８６
とする。
【００３９】次いで、図１２に示すように、層間絶縁膜
７５を堆積してビット線コンタクト７２を埋め込み電極
８６に接触するように開口し、開口部に埋め込み電極７
６を形成する。そして、ゲートと直交する方向にビット
線７７を加工する。このとき、ビット線７７の周囲をゲ
ートと同じように絶縁膜７８で覆うようにする。
７５を堆積してビット線コンタクト７２を埋め込み電極
８６に接触するように開口し、開口部に埋め込み電極７
６を形成する。そして、ゲートと直交する方向にビット
線７７を加工する。このとき、ビット線７７の周囲をゲ
ートと同じように絶縁膜７８で覆うようにする。
【００４０】次いで、図１３に示すように、ビット線７
７間に絶縁膜９６を埋め込み、ビット線２本をまたぐよ
うなストレージノードコンタクト９５のパターンによ
り、ゲート間の埋め込み電極に届くようにコンタクトを
開口する。このとき、コンタクト溝に長手方向は、ビッ
ト線パターンによって分割されている。そして、コンタ
クト穴に埋め込み電極９７を埋め込み、その埋め込み電
極８６に接するように蓄積電極９１を形成する。その
後、キャパシタ絶縁膜９２を堆積し、さらにプレート電
極９３を形成してメモリセルとする。
７間に絶縁膜９６を埋め込み、ビット線２本をまたぐよ
うなストレージノードコンタクト９５のパターンによ
り、ゲート間の埋め込み電極に届くようにコンタクトを
開口する。このとき、コンタクト溝に長手方向は、ビッ
ト線パターンによって分割されている。そして、コンタ
クト穴に埋め込み電極９７を埋め込み、その埋め込み電
極８６に接するように蓄積電極９１を形成する。その
後、キャパシタ絶縁膜９２を堆積し、さらにプレート電
極９３を形成してメモリセルとする。
【００４１】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態ではＤＲＡＭに関して説
明したが、本発明はＤＲＡＭに限らず他の半導体メモリ
に適用することができる。さらに、半導体メモリに限る
ものではなく、平行配置された複数の配線間にコンタク
トホールを形成する半導体装置に適用することができ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
されるものではない。実施形態ではＤＲＡＭに関して説
明したが、本発明はＤＲＡＭに限らず他の半導体メモリ
に適用することができる。さらに、半導体メモリに限る
ものではなく、平行配置された複数の配線間にコンタク
トホールを形成する半導体装置に適用することができ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
【００４２】
【発明の効果】以上詳述したように本発明によれば、平
行配置された配線とコンタクトパターンの合わせずれが
発生しても、コンタクト不良の発生を防止することがで
き、例えば今後の１ＧビットＤＲＡＭ世代のメモリセル
においても、歩留りの低下しないコンタクトプロセスを
実現できる。
行配置された配線とコンタクトパターンの合わせずれが
発生しても、コンタクト不良の発生を防止することがで
き、例えば今後の１ＧビットＤＲＡＭ世代のメモリセル
においても、歩留りの低下しないコンタクトプロセスを
実現できる。
【図１】第１の実施形態に係わるＤＲＡＭのレイアウト
パターンを示す平面図。
パターンを示す平面図。
【図２】図１の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。
【図３】第２の実施形態に係わるＤＲＡＭのレイアウト
パターンを示す平面図。
パターンを示す平面図。
【図４】図３の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。
【図５】第３の実施形態に係わるＤＲＡＭのレイアウト
パターンを示す平面図。
パターンを示す平面図。
【図６】図５の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。
【図７】第４の実施形態に係わるＤＲＡＭの製造工程を
示す断面図。
示す断面図。
【図８】第５の実施形態に係わるＤＲＡＭの製造工程を
示す断面図。
示す断面図。
【図９】第６の実施形態に係わるＤＲＡＭの製造工程を
示す断面図。
示す断面図。
【図１０】第７の実施形態に係わるＤＲＡＭの製造工程
を示す断面図。
を示す断面図。
【図１１】第８の実施形態に係わるＤＲＡＭの製造工程
を示す平面図と断面図。
を示す平面図と断面図。
【図１２】第８の実施形態に係わるＤＲＡＭの製造工程
を示す平面図と断面図。
を示す平面図と断面図。
【図１３】第８の実施形態に係わるＤＲＡＭの製造工程
を示す平面図と断面図。
を示す平面図と断面図。
【図１４】本発明においてコンタクトの合わせずれが生
じた場合の平面図と断面図。
じた場合の平面図と断面図。
【図１５】従来例においてコンタクトの合わせずれが生
じた場合の平面図と断面図。
じた場合の平面図と断面図。
１１…半導体基板 １２…ゲート酸化膜 １３…ゲート電極（配線） １４…第１の絶縁膜 １５…第２の絶縁膜 １６…第３の絶縁膜 １７…ＳＮコンタクト用マスク １８…素子領域 １９…素子分離領域
Claims (11)
- 【請求項１】半導体基板上に形成されたスタック型キャ
パシタと、このスタック型キャパシタにソースまたはド
レインが接続され、ゲート電極がワード線に接続された
ＭＯＳトランジスタとからなるスタック型ＤＲＡＭモリ
セルが複数形成されてなる半導体装置であって、 前記 半導体基板上に平行配置された複数本のゲート電極
と、これらのゲート電極の上部に形成された第１の絶縁
膜と、前記ゲート電極の側面に形成された第２の絶縁膜
と、前記ゲート電極間に埋め込まれた第３の絶縁膜と、
第３の絶縁膜を部分的に除去して形成されたコンタクト
ホールと、該コンタクトホール内に充填され、前記スタ
ック型キャパシタの蓄積電極と前記ソースまたはドレイ
ンとを接続する接続電極とを具備し、 前記コンタクトホールの側壁は、対向する２面が第３の
絶縁膜であり、他の２面が第２の絶縁膜となっており、
かつ前記複数本のゲート電極のうち１本のゲート電極を
介して前記コンタクトホールが隣り合って設けられ、該
隣り合って設けられたコンタクトホール間の前記１本の
ゲート電極上部の第１の絶縁膜上には、第３の絶縁膜が
存在しないことを特徴とする半導体装置。 - 【請求項２】第３の絶縁膜の上面は、第１の絶縁膜の上
面と概略同じ高さか、それよりも低いことを特徴とする
請求項１記載の半導体装置。 - 【請求項３】前記ゲート電極と第３の絶縁膜との間に、
第４の絶縁膜が設けられていることを特徴とする請求項
１又は２記載の半導体装置。 - 【請求項４】前記接続電極の上面は第１の絶縁膜の上面
と概略同じ高さか、それより低いことを特徴とする請求
項１〜３のいずれかに記載の半導体装置。 - 【請求項５】半導体基板上に形成されたスタック型キャ
パシタと、このスタック型キャパシタにソースまたはド
レインが接続され、ゲート電極がワード線に接続された
ＭＯ Ｓトランジスタとからなるスタック型ＤＲＡＭモリ
セルが複数形成されてなる半導体装置の製造方法であっ
て、 前記 半導体基板上に複数のゲート電極を平行配置する工
程と、 前記複数のゲート電極の上に第１の絶縁膜を形成する工
程と、 前記複数のゲート電極の側面に第２の絶縁膜を形成する
工程と、 前記複数のゲート電極間に第３の絶縁膜を形成する工程
と、 前記複数のゲート電極の少なくとも一つを横切るパター
ンを有するコンタクトホール形成用マスクを形成する工
程と、 前記第３の絶縁膜を選択的にエッチングすることにより
コンタクトホールを形成する工程と、 前記コンタクトホールに前記スタック型キャパシタの蓄
積電極と前記ソースまたはドレインとを接続する接続電
極を充填する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項６】前記第３の絶縁膜の上面が前記第１の絶縁
膜の上面と概略同じ高さか、それより低い高さとなるよ
うに前記第３の絶縁膜を形成することを特徴とする請求
項５記載の半導体装置の製造方法。 - 【請求項７】前記接続電極の上面が前記第１の絶縁膜の
上面と概略同じ高さか、それより低い高さとなるよう前
記接続電極を形成することを特徴とする請求項５記載の
半導体装置の製造方法。 - 【請求項８】前記コンタクトホールを形成する工程は、
前記コンタクトホール形成用マスクを用いるとともに前
記第１の絶縁膜をストッパとして用いることにより前記
第３の絶縁膜をエッチングする工程を含むことを特徴と
する請求項５記載の半導体装置の製造方法。 - 【請求項９】前記コンタクトホールを形成する工程は、
前記コンタクトホール形成用マスクを用いるとともに前
記第１の絶縁膜及び前記第２の絶縁膜をストッパとして
用いることにより前記第３の絶縁膜をエッチングする工
程を含むことを特徴とする請求項５記載の半導体装置の
製造方法。 - 【請求項１０】前記コンタクトホールを形成する工程の
後に、第４の絶縁膜を前記コンタクトホールの側面に形
成する工程を更に有することを特徴とする請求項５記載
の半導体装置の製造方法。 - 【請求項１１】前記コンタクトホールを形成する工程の
後に、絶縁膜と導電膜とから成る積層膜を前記コンタク
トホールの側面に形成することを特徴とする請求項５記
載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23884795A JP3277103B2 (ja) | 1995-09-18 | 1995-09-18 | 半導体装置及びその製造方法 |
| US08/714,405 US5899739A (en) | 1995-09-18 | 1996-09-16 | Semiconductor device and method of manufacturing the same |
| DE19638160A DE19638160A1 (de) | 1995-09-18 | 1996-09-18 | Verfahren zur Herstellung einer Halbleiteranordnung |
| KR1019960040468A KR100241203B1 (ko) | 1995-09-18 | 1996-09-18 | 반도체장치의 제조방법 |
| US09/217,947 US6162720A (en) | 1995-09-18 | 1998-12-22 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23884795A JP3277103B2 (ja) | 1995-09-18 | 1995-09-18 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0982916A JPH0982916A (ja) | 1997-03-28 |
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Family
ID=17036157
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|---|---|---|---|
| JP23884795A Expired - Fee Related JP3277103B2 (ja) | 1995-09-18 | 1995-09-18 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5899739A (ja) |
| JP (1) | JP3277103B2 (ja) |
| KR (1) | KR100241203B1 (ja) |
| DE (1) | DE19638160A1 (ja) |
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| US6559476B2 (en) * | 2001-06-26 | 2003-05-06 | United Microelectronics Corp. | Method and structure for measuring bridge induced by mask layout amendment |
| KR100502410B1 (ko) * | 2002-07-08 | 2005-07-19 | 삼성전자주식회사 | 디램 셀들 |
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Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156834A (ja) * | 1985-12-28 | 1987-07-11 | Nec Corp | 半導体集積回路装置 |
| JPH0328366A (ja) * | 1989-06-26 | 1991-02-06 | Shikoku Chem Corp | 金属蒸着フィルム |
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| US5200358A (en) * | 1991-11-15 | 1993-04-06 | At&T Bell Laboratories | Integrated circuit with planar dielectric layer |
| JP3318872B2 (ja) * | 1992-02-25 | 2002-08-26 | ソニー株式会社 | 半導体記憶装置 |
| JPH05283362A (ja) * | 1992-04-03 | 1993-10-29 | Sony Corp | 多層配線の形成方法 |
| JP2773530B2 (ja) * | 1992-04-15 | 1998-07-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| DE4232621C1 (de) * | 1992-09-29 | 1994-03-10 | Siemens Ag | Herstellverfahren für ein selbstjustiertes Kontaktloch und Halbleiterstruktur |
| JPH06302599A (ja) * | 1993-04-13 | 1994-10-28 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2544570B2 (ja) * | 1993-05-26 | 1996-10-16 | 株式会社日立製作所 | 半導体記憶装置の製造方法 |
| KR970004922B1 (ko) * | 1993-07-27 | 1997-04-08 | 삼성전자 주식회사 | 고집적 반도체 배선구조 및 그 제조방법 |
| JP2751820B2 (ja) * | 1994-02-28 | 1998-05-18 | 日本電気株式会社 | 半導体装置の製造方法 |
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