DE19638160A1

DE19638160A1 - Verfahren zur Herstellung einer Halbleiteranordnung

Info

Publication number: DE19638160A1
Application number: DE19638160A
Authority: DE
Inventors: Tohru Ozaki
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-09-18
Filing date: 1996-09-18
Publication date: 1997-03-20
Also published as: US5899739A; KR100241203B1; JP3277103B2; JPH0982916A; US6162720A

Description

Die Erfindung betrifft eine Halbleiteranordnung und ein Verfahren zu ihrer Herstellung, insbesondere eine Halbleiteranordnung, wie einen Halbleiterspeicher, mit einer Vielzahl parallel verlaufender Leitungen bzw. Ver drahtungen sowie ein Verfahren zur Herstellung einer Halbleiteranordnung dieser Art.

In den letzten Jahren ist die Integrationsdichte von dynamischen Randomspeichern (DRAMs) beträchtlich ver größert worden, und es sind 16 Mbit- und 64 Mbit-DRAMs entwickelt worden. Ein DRAM einer Speicherkapazität von 1 Gbit, als "DRAM der nächsten Generation" bezeichnet, befindet sich derzeit in der Entwicklung.

Fig. 1 ist eine Draufsicht zur Darstellung des Aus legungs- oder auch Strukturentwurfsmusters eines herkömm lichen DRAMs o. dgl. Gemäß Fig. 1 sind Elementbereiche 6 mit Source-Drainkontakten parallel (zueinander) angeord net. Gateelektroden schließen die Elementbereiche 6 zwi schen sich ein. Jede Gateelektrode 3 muß an einer Kontak tierung mit Kontakten 7 gehindert werden. Aus diesem Grund entstehen gemäß Fig. 1 unnötige Zwischenräume.

Andererseits werden oder sind ein Speicherkon ten(punkt)kontakt und ein Bitleitungskontakt eines 16 Mbit- oder 64 Mbit-DRAMs unter Benutzung eines Loch musters entsprechend einem Kontakt geformt. Wenn Kontakte dieser Art in einem 1 Gbit-DRAM geformt werden, weist je des Kontaktloch wegen des Versatzes eines Kontaktloch musters gegenüber den Gateelektroden eine unzureichend kleine Fläche auf. Infolgedessen kann, wie anhand der Fig. 2A und 2B erläutert werden soll, ein Kontaktausfall bzw. -fehler auftreten.

Die Fig. 2A und 2B sind eine Draufsicht auf eine bzw. eine Schnittansicht einer Halbleiteranordnung. Die Anordnung nach den Fig. 2A und 2B umfaßt ein Halbleiter substrat 1, eine(n) Gateisolierfilm oder -schicht 2, Gateelektroden (Verdrahtungen bzw. Leitungen) 3, eine(n) Gateschutzfilm oder -schicht 4, eine(n) Zwischenschicht- Isolierfilm- oder -schicht 5, einen Elementbereich 6 und einen Kontakt 7. Der Zwischenschicht-Isolierfilm 5 ist gegenüber der Gateelektrode 3 um einen Abstand A ver setzt. Die Fläche der Kontaktlöcher ist unvermeidbar auf eine Größe B verkleinert, die kleiner ist als die Ent wurfsgröße.

Wie erwähnt, ist infolge der Versatzes des Kontakt lochmusters gegenüber den Gateelektroden die Fläche eines jeden Kontaktloches um so kleiner, je größer die Spei cherkapazität eines DRAMs ist. Infolgedessen tritt Kon taktausfall, d. h. -fehler auf. Dieses Problem ergibt sich nicht nur bei einem DRAM, sondern auch bei Halbleiter anordnungen, bei denen Kontaktlöcher zwischen parallel verlaufenden Leitungen (wires) vorhanden sind.

Aufgabe der Erfindung ist die Schaffung einer Halbleiter anordnung, bei der kein Kontaktfehler auftritt, auch wenn Kontaktlöcher gegenüber parallel verlaufenden Leitungen versetzt sind, sowie eines Verfahrens zur Herstellung dieser Halbleiteranordnung.

Gemäß einem ersten Merkmal der Erfindung ist deren Gegen stand ein Verfahren zur Herstellung einer Halbleiter anordnung, umfassend folgende Schritte: Anordnen mehrerer Leitungen oder Verdrahtungen auf einem Halbleiter substrat, Erzeugen von Isolierfilmen einer ersten Gruppe auf den Oberseiten der jeweiligen Leitungen und Erzeugen von Isolierfilmen einer zweiten Gruppe an bzw. auf Seiten der Leitungen, das gekennzeichnet ist durch folgende Schritte: zwischen den Leitungen erfolgendes Erzeugen von Isolierfilmen einer dritten Gruppe, deren Oberseiten in einer Höhe nicht über den Oberseiten der Isolierfilme der ersten Gruppe angeordnet sind, Ausbilden von Kontakt löchern durch selektives Ätzen der Isolierfilme der drit ten Gruppe und Füllen der Kontaktlöcher mit einem elek trisch leitfähigen Material.

In anderer Ausführungsform betrifft die Erfindung ein Verfahren zur Herstellung einer Halbleiteranordnung, umfassend folgende Schritte: Anordnen mehrerer Leitungen oder Verdrahtungen auf einem Halbleitersubstrat, Erzeugen von Isolierfilmen einer ersten Gruppe auf den Oberseiten der jeweiligen Leitungen und Erzeugen von Isolierfilmen einer zweiten Gruppe an bzw. auf Seiten der Leitungen, das gekennzeichnet ist durch folgende Schritte: Erzeugen von Isolierfilmen einer dritten Gruppe zwischen den Lei tungen, Ausbilden von Kontaktlöchern durch selektives Ät zen der Isolierfilme der dritten Gruppe und Füllen der Kontaktlöcher mit elektrisch leitfähigem Material, um da mit Kontakte zu formen, deren Oberseiten auf einer Höhe nicht über den Oberseiten der restlichen Teile der Iso lierfilme der ersten Gruppe liegen.

Bei jedem der oben umrissenen Verfahren kann der Schritt der Ausbildung der Kontaktlöcher einen Schritt eines Formens eines Musters mit Schlitzen, die sich mit mindestens einer der Leitungen überschneiden, umfassen. Dabei ist es zweckmäßig, daß der Musterformungsschritt eine Stufe eines Ätzens der Isolierfilme der dritten Gruppe unter Verwendung einer Schlitze aufweisenden Maske und unter Benutzung des Isolierfilms der ersten Gruppe als (Ätz-)Stopper beinhaltet. Andererseits ist es zweck mäßig, daß der Musterformungsschritt eine Stufe eines Ätzens der Isolierfilme der dritten Gruppe mittels einer Schlitze aufweisenden Maske unter Benutzung der Isolier filme von erster und zweiter Gruppe als Stopper umfaßt. Das Verfahren kann ferner den Schritt des Erzeugens von Isolierfilmen einer vierten Gruppe an oder auf Seiten der Kontaktlöcher nach dem Kontaktlochausbildungsschritt beinhalten. Wahlweise kann das Verfahren ferner den Schritt eines Erzeugens von zweilagigen Filmen auf Seiten der Kontaktlöcher nach dem Kontaktlochausbildungsschritt umfassen, wobei jeder der zweilagigen Filme einen Iso lier- und einen Leiterfilm enthält.

Bei den oben angegebenen Verfahren können die zahl reichen Leitungen parallel zueinander angeordnet werden.

Im folgenden sind bevorzugte Ausführungsformen oder -beispiele der Erfindung im Vergleich zum Stand der Tech nik anhand der Zeichnung näher erläutert. Es zeigt

Fig. 1 eine Draufsicht zur Darstellung des Auslegungs- oder Strukturentwurfsmusters eines herkömmli chen DRAMs o. dgl.,

Fig. 2A und 2B eine Draufsicht auf einen bzw. eine Schnittansicht eines herkömmlichen DRAM(s) zur Veranschaulichung des Versatzes der Kontakt löcher gegenüber den Gateelektroden,

Fig. 3 eine Draufsicht zur Darstellung des Auslegungs musters eines DRAMs o. dgl. gemäß der Erfindung,

Fig. 4A und 4B eine Draufsicht auf eine bzw. eine Schnittansicht einer Halbleiteranordnung gemäß der Erfindung zur Veranschaulichung des Versat zes der Kontaktlöcher gegenüber den Gate elektroden,

Fig. 5 eine Draufsicht zur Darstellung des Auslegungs musters eines DRAMs gemäß einer ersten Ausfüh rungsform der Erfindung,

Fig. 6A und 6B Ansichten im Schnitt längs der Linien VIA-VIA bzw. VIB-VIB in Fig. 5,

Fig. 7 eine Draufsicht zur Darstellung des Auslegungs musters eines DRAMs gemäß einer zweiten Ausfüh rungsform der Erfindung,

Fig. 8A und 8B Ansichten im Schnitt längs der Linien VIIIA-VIIIA bzw. VIIIB-VIIIB in Fig. 7.

Fig. 9 eine Draufsicht zur Darstellung des Auslegungs musters eines DRAMs gemäß einer dritten Ausfüh rungsform der Erfindung,

Fig. 10A und 10B Ansichten im Schnitt längs der Linien XA-XA bzw. XB-XB in Fig. 9,

Fig. 11A bis 11J Schnittansichten zur Erläuterung eines Verfahrens zur Herstellung eines DRAMs gemäß einer vierten Ausführungsform der Erfin dung,

Fig. 12A bis 12J Schnittansichten zur Erläuterung ei nes Verfahrens zur Herstellung eines DRAMs ge mäß einer fünften Ausführungsform der Erfin dung,

Fig. 13A bis 13J Schnittansichten zur Erläuterung eines Verfahrens zur Herstellung eines DRAMs gemäß einer sechsten Ausführungsform der Erfin dung,

Fig. 14A bis 14J Schnittansichten zur Erläuterung eines Verfahrens zur Herstellung eines DRAMs gemäß einer siebten Ausführungsform der Erfin dung,

Fig. 15A bis 15C Schnittansichten zur Erläuterung eines Verfahrens zur Herstellung eines DRAMs gemäß einer achten Ausführungsform der Erfin dung,

Fig. 16A bis 16C Schnittansichten zur Erläuterung des zweiten Verfahrens zur Herstellung des DRAMs gemäß der achten Ausführungsform,

Fig. 17a bis 17C Schnittansichten zur Erläuterung des Verfahrens zur Herstellung des DRAMs gemäß der achten Ausführungsform,

Fig. 18 eine Draufsicht zur Darstellung des Auslegungs musters eines DRAMs gemäß einer neunten Ausfüh rungsform der Erfindung und

Fig. 19A und 19B Draufsichten zur Darstellung des Aus legungsmusters eines DRAMs gemäß einer zehnten Ausführungsform der Erfindung.

Zur Erleichterung des Verständnisses der Erfindung ist im folgenden deren Grundgedanke vor der Beschreibung der Ausführungsformen der Erfindung kurz erläutert.

Fig. 3 zeigt in Draufsicht das Auslegungsmuster z. B. von Verdrahtungen bzw. Leitungen (der Gateleitungen o. dgl.) in einer peripheren Schaltungssektion oder das Zellenauslegungsmuster eines DRAMs gemäß der Erfindung.

Die Erfindung soll z. B. auf einen DRAM angewandt werden. Gemäß Fig. 3 sind Gateelektroden 3 parallel (zueinander) angeordnet; zwischen den Gateelektroden 3 ist jedes Verdrahtungsmuster 8 geformt. Andererseits ist ein Elementbereich 6 unter einem rechten Winkel zu den Gateelektroden 3 verlaufend angeordnet. Im Element bereich 6 ist ein Kontakt 7 selektiv ausgebildet.

Wie aus Fig. 3 hervorgeht, unterscheidet sich die Auslegung bzw. der Grundriß des erfindungsgemäßen DRAMs von der bzw. dem des herkömmlichen DRAMs. Erfindungsgemäß entsteht nämlich kein unnötiger Zwischenraum, und es tritt ferner auch dann kein Kontaktfehler (contact failu re) auf, wenn Kontaktlöcher gegenüber parallel verlaufen den Leitungen versetzt sind.

Der DRAM wird nach dem im folgenden beschriebenen Verfahren hergestellt.

Zunächst werden Isolierfilme einer ersten Gruppe auf den Oberseiten der Gateelektroden und Isolierfilme einer zweiten Gruppe an bzw. auf den Seiten der Gateelektroden erzeugt. Sodann werden Isolierfilme einer dritten Gruppe, d. h. Zwischenschicht-Isolierfilme, zwischen den Gateelek troden ausgebildet. Die Oberseiten der Isolierfilme der dritten Gruppe liegen auf der gleichen Höhe wie die Ober seiten der Isolierfilme der ersten Gruppe oder auf einer niedrigeren Höhe als diese. Infolgedessen werden gegebene zwei benachbarte Leitermaterialien, die in Kontaktlöcher eingefüllt sind, die einander über einen Isolierfilm der ersten Gruppe gegenüberstehen, nicht gegeneinander kurz geschlossen.

Danach werden die Isolierfilme der dritten Gruppe unter Heranziehung der Isolierfilme der ersten Gruppe und der zweiten Gruppe, die eine niedrigere Ätzgeschwindigkeit als die Isolierfilme der dritten Gruppe aufweisen, geätzt. Die Isolierfilme der ersten und zweiten Gruppen bilden einen Stopper, der parallel zu den Bitleitungen verlaufende Schlitze aufweist. Der restliche Teil jedes Isolierfilms der dritten Gruppe ist wie eine Brücke geformt und zwischen zwei benachbarten Gateelektroden angeordnet. Jeder Kontakt wird in einem Zwischenraum geformt, der von den Isolierfilmen der zweiten Gruppe und den Isolierfilmen der dritten Gruppe umgeben ist.

Sodann werden die Kontaktlöcher unter Ausbildung eines Kontakts in jedem Kontaktloch mit einem Leitermaterial gefüllt. Jeder so geformte Kontakt liegt mit seiner Oberseite auf einer Höhe, die nicht über derjenigen der Isolierfilme der dritten Gruppe liegt. Infolgedessen werden jeweils zwei benachbarte Leitermaterialien, die in Kontaktlöcher gefüllt sind, die einander über einen Isolierfilm der dritten Gruppe gegenüberliegen, nicht gegeneinander kurzgeschlossen.

Die auf den Gateelektroden geformten Isolierfilme der dritten Gruppe können so zurückgeätzt werden, daß ihre Oberseiten mit den Isolierfilmen der ersten Gruppe bündig liegen. Dabei entsteht kein abgestufter Abschnitt an den Isolierfilmen der dritten Gruppe.

Wie oben angegeben, weist das Muster zum Erzeugen der Kontakte fortlaufende Schlitze auf, die parallel zu den Bitleitungen verlaufen (d. h. ein Schlitzmuster); die Isolierfilme der ersten und zweiten Gruppe werden als Stopper benutzt. Gemäß den Fig. 4A und 4B können die Kontaktlöcher mit Selbstjustierung ausgebildet werden.

Infolgedessen tritt kein Kontaktfehler auf, auch wenn der Versatz in Richtung der Bitleitungen in einem einer Entwurfs- bzw. Konstruktionsregel äquivalenten Ausmaß vorliegt. Im Gegensatz zur herkömmlichen Halbleiteranordnung gemäß den Fig. 2A und 2B weisen die Kontaktlöcher C die gleiche Größe auf, obgleich sie längs der Bitleitungen versetzt oder verschoben sind. Dies ist deshalb der Fall, weil die Kontakte 7 parallel zu den Bitleitungen angeordnet sind.

Seitenwände oder weitere Isolierfilme können nach dem RIE-Verfahren (reaktives Ionenätzverfahren) erzeugt werden, um die auf den Seiten der Gateelektroden ausgebildeten Isolierfilme der zweiten Gruppe zu verstärken. Die Seitenwände erhöhen die Isolierung zwischen den Gateelektroden einerseits und den Kontakten andererseits. Bei Ausbildung nach dem RIE-Verfahren können die Seitenwände dünner werden als gewünscht. Zur Vermeidung dieser Dickenverringerung können zusätzliche Seitenwände in Form von leitfähigen Filmen bzw. Leiterfilmen (z. B. Poly- Siliziumfilmen) gleichzeitig mit den Seitenwänden erzeugt oder ausgebildet werden. Hierdurch wird die Gate-Kontakt isolierung weiter verbessert.

Im folgenden sind Ausführungsformen der Erfindung anhand der Zeichnung näher erläutert.

Erste Ausführungsform

Fig. 5 zeigt in Draufsicht das Auslegungsmuster eines DRAMs gemäß der ersten Ausführungsform der Erfindung. Die Fig. 6A und 6B sind Ansichten im Schnitt längs der Linien VIA-VIA bzw. VIB-VIB in Fig. 5.

Gemäß Fig. 6A umfaßt der DRAM ein Halbleitersubstrat 11, auf diesem vorgesehene Gateisolierfilme 12 sowie auf den Filmen 12 vorgesehene Gateelektroden 13. Die als Wortleitungen fungierenden Gateelektroden 13 verlaufen parallel zueinander. Auf den Oberseiten der Gateelektroden 13 sind Isolierfilme 14 (z. B. Siliziumnitridfilme) einer ersten Gruppe vorgesehen, während an bzw. auf den Seiten der Gateelektroden 13 Isolierfilme 15 (z. B. Siliziumnitridfilme) einer zweiten Gruppe vorgesehen sind. Gemäß Fig. 6B sind Isolierfilme 16 (z. B. Siliziumdioxidfilme) einer dritten Gruppe zwischen den Gateelektroden 13 angeordnet. Gemäß Fig. 5 weist eine Kontaktformungsmaske 17 Schlitze auf, die unter einem rechten Winkel zur Gateelektrode 13 verlaufen. Die Isolierfilme 16 sind mittels eines selektiven Ätzens auf einem Isolierfilm unter Heranziehung der Isolierfilme 14 und 15 als Ätzstopper ausgebildet worden, um damit Kontaktlöcher zu bilden.

Die gegenüberliegenden Seiten jedes Kontaktlochs, die längs der Gateelektroden 13 voneinander beabstandet sind, werden durch die Kontaktformungsmaske 17 definiert, während die anderen gegenüberliegenden Seiten, die längs einer Linie beabstandet sind, welche die Gateelektroden 13 unter einem rechten Winkel schneidet, durch die Isolierfilme 14 und 15 definiert sind. Da die Isolierfilme 14 und 15 mit den Gateelektroden 13 selbstjustiert bzw. selbstausgerichtet sind, sind die Kontaktlöcher längs Linien, die unter einem rechten Winkel zu den Gateelektroden 13 verlaufen, in Selbstjustierung mit den Gateelektroden 13 geformt.

Gemäß Fig. 5 umfaßt der DRAM Elementbereiche 18 (schraffiert) und Elementisolier- bzw. Trennbereiche 19.

Die Speicherzellen dieses DRAMs sind in einem offen gefalteten 6F²-Schema (6F² open-folded scheme) (F: kleinste Bearbeitungsgröße) angeordnet, wie es in D. Takahashi et al., VLSI Circuit, 1993, S. 89, beschrieben ist. Bei diesem Speicherauslegungsschema ist nur eine passierende Wortleitung zwischen den Speicherzellen vorgesehen, die längs der Bitleitungen nebeneinander liegen. Da jedes Kontaktloch unter Benutzung der unter einem rechten Winkel zu den Wortleitungen verlaufenden Muster geformt ist, ist das darin vorgesehene Kontaktloch in zwei Teile für eine Bitleitungskontaktabschnitt bzw. einen Speicherknotenkontaktabschnitt unterteilt. Die Kontaktlöcher sind somit nicht in unnötigen Abschnitten oder Bereichen ausgebildet.

Zweite Ausführungsform

Fig. 7 zeigt in Draufsicht das Auslegungsmuster eines DRAMs gemäß der zweiten Ausführungsform der Erfindung. Die Fig. 8A und 8B sind Ansichten im Schnitt längs der Linien VIIIA-VIIIA bzw. VIIIB-VIIIB in Fig. 7. Den Teilen gemäß den Fig. 5, 6A und 6B ähnliche oder gleiche Teile sind in den Fig. 7, 8A und 8B mit den gleichen Ziffern wie vorher bezeichnet und nicht mehr im einzelnen beschrieben.

Gemäß Fig. 7 umfaßt die zweite Ausführungsform Gräben 21 (Kreise) und Bitleitungskontakte 22 (Kreuze). Gemäß den Fig. 5A und 5B umfaßt sie Speicherelektroden 31, Kondensatorisolierfilme 32, Kragenoxidfilme 33, Zwischenschichtisolierfilme 35, vergrabene Elektroden 36 und Bitleitungen 37.

Gemäß Fig. 7 sind die Speicherzellen, wie bei der ersten Ausführungsform, in einem offenen gefalteten Schema angeordnet. In jedem (schraffierten) Elementbereich 18 sind zwei SN-Kontakte und ein Bitleitungskontakt 22 vorgesehen. Jeder Graben (trench) 21 überlappt den Elementbereich 18 über eine Strecke gleich etwa der Hälfte der kleinsten Bearbeitungsgröße F. Im Graben 21 ist eine Speicherelektrode 31 angeordnet, die an der Oberfläche des Substrats mit dem den Graben 21 nicht überlappenden Teil des Elementbereichs 18 verbunden sein kann.

Gemäß den Fig. 8A und 8B sind die Kontaktlöcher in jedem Bitleitungskontaktabschnitt und jedem Speicherknotenkontaktabschnitt unter Bildung einer Elektrode 36 mit Elektrodenmaterial (z. B. polykristallines Silizium) gefüllt. Die Elektrode 36 verbindet die Speicherelektrode 31 mit dem Elementbereich 18.

Die im Bereich des Bitleitungskontakts geformte Elektrode 36 führt zu einer ausreichend größeren Kontaktierung. Infolgedessen werden zweckmäßig Kontakte erzielt, ohne im Fall des Öffnens der Bitleitungskontakte erneut ein tiefes Ätzen zur Ausbildung von Bitleitungen durchzuführen.

Dritte Ausführungsform

Fig. 9 zeigt in Draufsicht das Auslegungsmuster eines DRAMs der dritten Ausführungsform der Erfindung. Die Fig. 10A und 10B sind Ansichten im Schnitt längs der Linien XA-XA bzw. XB-XB in Fig. 9.

Die dritte Ausführungsform ist grundsätzlich der ersten Ausführungsform ähnlich; es handelt sich dabei um einen geschichteten DRAM. Gemäß Fig. 9 sind die Speicherzellen auf die gleiche Weise wie beim Grabentyp- DRAM angeordnet. Dabei sind Speicherelektroden 41 an den Speicherknotenkontaktabschnitten und Fenstermustern 39 an den Bitleitungskontaktabschnitten vorgesehen. Die Muster 39 sind vorgesehen, um jeweils ein Teil einer Plattenelektrode zu entfernen, welche die Gegenelektrode eines Kondensators darstellt oder darstellen soll.

Gemäß den Fig. 10A und 10B ist unter Erzeugung von Elektroden 36 ein Elektrodenmaterial (z. B. polykristallines Silizium) in die in den Bitleitungskontaktabschnitten und Speicherknotenkontaktabschnitten ausgebildeten Kontaktlöcher eingefüllt.

Auf den Elektroden 36 sind Aufspeicher- bzw. Speicherelektroden 41 vorgesehen, auf denen Kondensatorisolierfilme 42 angeordnet sind. Auf letzteren sind jeweils Plattenelektroden 43 vorgesehen. Die Bitleitungskontaktabschnitte der Plattenelektroden 42 sind bzw. werden unter Benutzung der Fenstermuster 39 teilweise entfernt oder abgetragen. Bitleitungen 37 sind mit den Elektroden 36 verbunden, die unter Bitleitungskontakten 22 angeordnet sind.

Vierte Ausführungsform

Die vierte Ausführungsform der Erfindung bezieht sich auf einen DRAM, welcher der in den Fig. 5, 6A und 6B dargestellten zweiten Ausführungsform ähnlich ist. Ein Verfahren zur Herstellung der vierten Ausführungsform ist nachstehend anhand der Fig. 11A bis 11J erläutert. Dabei entsprechen die Fig. 11A bis 11E der Fig. 6A und die Fig. 11F bis 11J der Fig. 6B.

Gemäß den Fig. 11A und 11F werden zunächst Gateisolierfilme 12 auf einem Halbleitersubstrat 11 und Gateelektroden 13 auf den Isolierfilmen 12 erzeugt. Ferner werden Isolierfilme 14 einer ersten Gruppe auf den Oberseiten der Gateelektroden 13 und Isolierfilme 15 einer zweiten Gruppe an bzw. auf den Seiten der Gateelektroden 13 geformt. (Die Isolierfilme 14 und 15 bestehen aus z. B. Siliziumnitrid.) Sodann wird unter Ausfüllung der Spalte bzw. Zwischenräume zwischen den Gateelektroden 13 und unter Bedeckung der Isolierfilme 14 und 15 ein Isolierfilm 16 auf der Gesamtoberfläche des Gebildes abgelagert. Der Isolierfilm 16 besteht aus einem vom Material der Isolierfilme 14 und 15 verschiedenen Material. (Beispielsweise besteht der Film 16 aus BPSG, PSG oder SiO₂.)

Anschließend wird gemäß den Fig. 11B und 11G der Isolierfilm 16 (z. B. durch Polieren) zurückgeätzt, so daß die Oberseite des Films 16 nahezu bündig zur Oberseite des auf jeder Gateelektrode 13 vorgesehenen Isolierfilms 14 zu liegen kommt. Als Ergebnis werden Isolierfilme 16 einer dritten Gruppe erzeugt, die zwischen den Gateelektroden 13 und den Isolierfilmen 15 angeordnet sind. Dabei spielt es keine Rolle, ob oder wenn die Oberseite des Films 16 um höchstens etwa 10% der Dicke der Gateelektrode 13 höher oder tiefer liegt als die jedes Isolierfilms 14.

Gemäß den Fig. 11C und 11H werden die Isolierfilme 16 der dritten Gruppe unter Verwendung eines Resistmusters 51 mit Schlitzen nach dem RIE-Verfahren (durch reaktives Ionenätzen) entfernt. Dabei entstehen Kontaktlöcher. Sodann wird gemäß den Fig. 11D und 11I unter Ausfüllung der Kontaktlöcher und Bedeckung der Isolierfilme 14 und 15 ein leitfähiger Film bzw. Leiterfilm 36 (z. B. aus polykristallinem Silizium) abgelagert.

Anschließend wird gemäß den Fig. 11E und 11J der Leiterfilm 36 (z. B. durch Polieren oder nach dem CDE- oder RIE-Verfahren) zurückgeätzt, wodurch in den Kontaktlöchern Elektroden 36 geformt werden. Auf diese Weise wird ein DRAM hergestellt, der in seiner Struktur bzw. Ausgestaltung der zweiten Ausführungsform gemäß den Fig. 5, 6A und 6B ähnlich ist.

Wie oben angegeben, werden die Isolierfilme 14 und 15 aus einem Material und die Isolierfilme 16 aus einem anderen Material hergestellt. Die durch Entfernen oder Abtragen der Isolierfilme 16 durch Ätzen ausgebildeten Kontaktlöcher können daher selbstjustiert sein.

Fünfte Ausführungsform

Die fünfte Ausführungsform der Erfindung ist ein DRAM, welcher der in den Fig. 5, 6A und 6B dargestellten zweiten Ausführungsform ähnlich ist. Im folgenden ist ein Verfahren zur Herstellung der fünften Ausführungsform anhand der Fig. 12A bis 12J erläutert. Dabei entsprechen die Fig. 12A bis 12E der Fig. 6A und die Fig. 12F bis 12J der Fig. 6B.

Zunächst wird gemäß den Fig. 12A und 12F ein Gate isolierfilm 12 auf einem Halbleitersubstrat 11 erzeugt. Sodann werden Gateelektroden 13 auf den Isolierfilmen 12 geformt. Weiterhin werden auf den Oberseiten der Gate elektroden 13 Isolierfilme 14 einer ersten Gruppe ausgebildet. Ein Isolierfilm 15 wird unter Bedeckung des Isolierfilms 12, der Gateelektroden 13 und des Isolierfilms 14 erzeugt. Sodann wird unter Bedeckung des Isolierfilms 15 ein Isolierfilm 16 auf der Gesamtoberfläche des Gebildes abgelagert. Die Isolierfilme 14 und der Isolierfilm 15 bestehen aus z. B. Siliziumnitrid. Der Isolierfilm 16 besteht aus einem vom Material der Isolierfilme 14 und 15 verschiedenen Material, beispielsweise aus BPSG, PSG oder SiO₂.

Danach werden Schritte praktisch entsprechend denen bei der Herstellung der vierten Ausführungsform durchgeführt. Insbesondere wird gemäß den Fig. 12B und 12G der Isolierfilm 16 (z. B. durch Polieren) zurückgeätzt, so daß die Oberseite des Films 16 nahezu bündig mit der Oberseite des auf jeder Gateelektrode 13 vorgesehenen Isolierfilms 14 zu liegen kommt. Als Ergebnis werden Isolierfilme 16 einer dritten Gruppe erzeugt, die zwischen den Gateelektroden 13 und den Isolierfilmen 15 angeordnet sind. Als nächstes werden gemäß den Fig. 12C und 12H die Isolierfilme 16 der dritten Gruppe unter Benutzung eines Resistmusters 51 mit Schlitzen durch reaktives Ionenätzen entfernt bzw. abgetragen. Das Ätzen wird durch Benutzung der Isolierfilme 15 gestoppt (topped). Sodann werden gemäß den Fig. 12D und 12I die Isolierfilme 15 dem RIE-Verfahren unterworfen, um damit das Substrat 11 freizulegen, worauf ein Leiterfilm 36 abgelagert wird. Anschließend wird der Leiterfilm 36 gemäß den Fig. 12E und 12J zurückgeätzt.

Bei diesem Verfahren stoppen die Isolierfilme 15 das Ätzen der Isolierfilme 16 der dritten Gruppe. Das Über ätzen des Substrats 11 ist daher bei der vierten Ausführungsform geringer, wodurch eine Verkleinerung der Dicke des Substrats 11 vermieden wird.

Sechste Ausführungsform

Nachstehend ist anhand der Schnittansichten der Fig. 13A bis 13J ein Verfahren zur Herstellung der sechsten Ausführungsform in Form eines RAMs erläutert.

Zunächst werden gemäß den Fig. 13A und 13F ein Gate isolierfilm 12, Gateelektroden 13, Isolierfilme 14 einer ersten Gruppe, ein Isolierfilm 15 und ein Isolierfilm 16 auf die gleiche Weise wie bei der in den Fig. 12A und 12F dargestellten fünften Ausführungsform ausgebildet, nur mit dem Unterschied, daß der Isolierfilm 15 mit einer geringeren Dicke von 10 bis 20 mm erzeugt wird. Es ist darauf hinzuweisen, daß die Erzeugung des Isolierfilms 15 nötigenfalls auch weggelassen werden kann. Sodann wird unter Erzeugung von Isolierfilmen 16 der dritten Gruppe ein Isolierfilm 16 der dritten Gruppe auf die gleiche Weise wie bei der fünften Ausführungsform nach den Fig. 12B und 12G zurückgeätzt. Hierauf werden gemäß den Fig. 13C und 13H die Isolierfilme 16 auf die gleiche Weise wie bei der fünften Ausführungsform (vgl. Fig. 12C und 12H) durch reaktives Ionenätzen entfernt oder abgetragen.

Daraufhin werden gemäß den Fig. 13D und 13I Seitenwände oder Isolierfilme 52 der vierten Gruppe durch reaktives Ionenätzen in Kontaktlöchern geformt und dabei das Substrat 11 freigelegt. Weiterhin wird ein Leiterfilm 36 abgelagert. Sodann wird gemäß den Fig. 13E und 13J der Leiterfilm 36 unter Ausfüllung der Kontaktlöcher zurückgeätzt.

Bei der sechsten Ausführungsform werden die Seitenwände (oder Flanken) nach Ausbildung der Kontaktlöcher geformt, so daß sie innerhalb einer kürzeren Zeit als bei der vierten Ausführungsform (Fig. 11A bis 11J) und der fünften Ausführungsform (Fig. 12A bis 12J) einem Überätzen unterworfen werden können. Folglich wird die Dicke jeder Seitenwand weniger stark reduziert, wodurch die Isolierung zwischen den Kontaktelektroden sichergestellt wird.

Siebte Ausführungsform

Ein Verfahren zur Herstellung der siebten Ausführungsform, ebenfalls in Form eines RAMs, ist nachstehend anhand der Fig. 14A bis 14J erläutert. Die in den Fig. 14A bis 14C dargestellten Schritte oder Stufen entsprechen den Herstellungsstufen bei der sechsten Ausführungsform (vgl. Fig. 13A bis 13C), und die in den Fig. 14F bis 14H veranschaulichten Schritte oder Stufen entsprechen denen bei der Herstellung der sechsten Ausführungsform (vgl. Fig. 13F bis 13H).

Gemäß den Fig. 14D und 14I werden ein Isolierfilm 52 abgelagert und ein leitfähiger Film oder Leiterfilm 53 (aus z. B. dotiertem polykristallinem Silizium) ebenfalls abgelagert. Der Leiterfilm 53 wird unter Bildung von Seitenwänden dem RIE-Verfahren unterworfen. Sodann wird der Isolierfilm 52 nach dem RIE-Verfahren geätzt, wobei Seitenwände gebildet und das Substrat 11 freigelegt werden. Weiterhin wird ein Leiterfilm 36 abgelagert. Hierauf wird gemäß den Fig. 14E und 14J der Leiterfilm 36 unter Ausfüllung der Kontaktlöcher auf die gleiche Weise wie bei der sechsten Ausführungsform (vgl. Fig. 13E und 13J) zurückgeätzt.

Bei der siebten Ausführungsform schützen die Leiterfilme 53 die Isolierfilme 52 vollständig, und die Isolierfilme 52 erfahren keine Dickenverringerung. Hierdurch wird die Isolierung zwischen den Kontakten verbessert. Da weiterhin die Leiterfilme 52 als Schutzfilme benutzt werden, verändert sich der Widerstand der eingegrabenen Elektroden auch dann nicht, wenn der Durchmesser der Kontakte verkleinert ist. Hierdurch wird ein guter Kontakt gewährleistet.

Achte Ausführungsform

Ein Verfahren zur Herstellung der achten Ausführungsform, ebenfalls in Form eines RAMs, ist nachstehend anhand der Fig. 15A bis 15C, Fig. 16A bis 16C und Fig. 17A bis 17C erläutert. Die Fig. 15A, 16A und 17A sind jeweils Draufsichten zur Veranschaulichung einer Speicherzellenauslegung bzw. eines Speicherzellengrundrisses. Die Fig. 15B und 15C sind Schnitte längs der Linien XVB bzw. XVC. Die Fig. 16B und 16C sind Schnitte längs der Linien XVIB bzw. XVIC. Die Fig. 17B und 17C sind Schnitte längs der Linien XVIIB bzw. XVIIC.

Dieser RAM umfaßt geschichtete Speicherzellen, die jeweils einen an einer Bitleitung vorgesehenen Kondensator aufweisen. Die Erfindung ist auf die eingegrabenen Kontakte und Speicherknotenkontakte der Speicherzellen des DRAMs angewandt.

Der DRAM umfaßt ein Halbleitersubstrat 61, Diffusionsschichten 62, Gateelektroden 63, Gateschutz-/ Isolierfilme 64, Zwischenschicht-Isolierfilme 66, 75 und 96, ein Kontaktmuster 67, Elementbereiche 68 (schraffiert), Elementtrennbereiche 69, Bitleitungskontakte 72, eingegrabene Elektroden 76, 86 und 97, Bitleitungen 77, Bitleitungsschutz-/ Isolierfilme 78, Speicherelektroden 91, Kondensatorisolierfilme 92, Plattenelektroden 93 und Speicherknoten-(SN)Kontakte.

Ein Verfahren zur Herstellung des DRAMs ist im folgenden anhand der Fig. 15A bis 15C, 16A bis 16C und 17A bis 17C erläutert.

Gemäß den Fig. 15A, 15B und 15C werden in den zwischen den Gateelektroden 63 vorgesehenen Isolierfilmen 66 unter Benutzung eines Gatemusters, längs der Schlitze angeordnet, im Isolierfilm 66 Kontaktlöcher geformt. Die Kontaktlöcher werden unter Bildung eingegrabener Elektroden 86 mit polykristallinem Silizium gefüllt.

Sodann wird gemäß den Fig. 16A, 16B und 16C ein Zwischenschicht-Isolierfilm 75 abgelagert. Im Film 75 werden zur Freilegung der eingegrabenen Elektroden 86 Löcher ausgebildet. In diesen Löchern werden eingegrabene Elektroden 76 erzeugt. Ferner werden unter einem rechten Winkel zu den Gateelektroden 63 verlaufende Bitleitungen gebildet. Ebenso wie die Gateelektroden 63 werden die Bitleitungen 77 mit Isolierfilmen 78 bedeckt.

Sodann werden gemäß den Fig. 17A, 17B und 17C Isolierfilme 96 zwischen den Bitleitungen 77 geformt. Unter Verwendung eines Speicherknotenkontaktmusters 95 aus Streifen, die jeweils zwei Bitleitungen 77 überkreuzen, werden Kontaktlöcher ausgebildet, die jeweils eine eingegrabene Elektrode zwischen zwei benachbarten Gateelektroden 63 erreichen. Dabei wird jeder Schlitz des Musters 95 durch die Bitleitungen 77 geteilt. Die Kontaktlöcher werden mit Leitermaterial gefüllt, wodurch eingegrabene Elektroden 97 gebildet werden. Sodann werden die die eingegrabenen Elektroden 86 kontaktierenden Speicherelektroden 91 ausgebildet. Anschließend werden Kondensatorisolierfilme 92 abgelagert und Plattenelektroden 93 geformt, wodurch Speicherzellen hergestellt werden.

Neunte Ausführungsform

Fig. 18 zeigt in Draufsicht das Auslegungsmuster eines DRAMs gemäß einer neunten Ausführungsform der Erfindung.

Die neunte Ausführungsform bezieht sich auf den Fall, in welchem die Erfindung auf die 8F²-Grabentyp- Speicherzellen angewandt ist. Die zweite Ausführungsform (Fig. 7) bezieht sich auf die 6F²-Grabentyp-Speicher zellen, während sich die neunte Ausführungsform auf die 8F²-Grabentyp-Speicherzellen bezieht, deren Auslegungsplan oder Grundriß in Fig. 18 dargestellt ist. Dabei ist jeder der Elementbereiche 18 zwei Gateelektroden 13 schneidend geformt und über vier Gateelektroden 13 montiert bzw. angeordnet. Hierbei ist ein Bitleitungskontakt in einer Position entsprechend dem Zentrum oder der Mitte jedes der Elementbereiche 18 vorgesehen, während zwei SN-Kontakte an seinen beiden Seiten vorgesehen sind.

Im Fall der 8F²-Grabentyp-Speicherzellen ist das darin vorgesehene Kontaktloch ebenfalls in zwei Teile für einen Bitleitungskontaktabschnitt und einen Speicherknotenkontaktabschnitt unterteilt. Die Kontaktlöcher werden nicht in unnötigen Bereichen ausgebildet.

Bei Anwendung der Erfindung auf die 8F²-Grabentyp- Speicherzellen kann demgemäß ein gleicher Vorteil wie bei den 6F²-Grabentyp-Speicherzellen erzielt werden.

Zehnte Ausführungsform

Die Fig. 19A und 19B zeigen in Draufsicht das Auslegungsmuster bzw. den Grundriß eines DRAMs gemäß einer zehnten Ausführungsform der Erfindung.

Die zehnte Ausführungsform bezieht sich auf den Fall, in welchem die Erfindung auf die 8F²-Stapel- bzw. -Schichttyp-Speicherzellen angewandt ist. Die dritte Ausführungsform (Fig. 9) bezieht sich auf die 6F²-Schichttyp-Speicherzellen, während die zehnte Ausführungsform auf die 8F²-Schichttyp-Speicherzellen angewandt ist, deren Auslegungsmuster in Fig. 19B veranschaulicht ist.

Ein zuletzt geformtes Auslegungsmuster (bzw. Strukturentwurfsmuster) ist in Fig. 19B dargestellt; Fig. 19A zeigt dagegen ein vereinfachtes Auslegungsmuster, bei dem verschiedene Teile (z. B. Speicherelektroden und dergl.) der besseren Übersichtlichkeit halber weggelassen sind. Die schraffierten Bereiche 19 in Fig. 19A geben die mit Resist bedeckten Bereiche an. In anderen Bereichen sind andererseits Elementbereiche geformt. Gemäß Fig. 19B ist jede der Speicherelektroden 113 und jeder der Kontakte 112 für diese Elektroden für Überbrückung zwischen zwei Gateelektroden 13 vorgesehen bzw. angeordnet.

Mit anderen Worten: Gateelektroden, als eine Anzahl von Leitungen (oder Verdrahtungen), sind parallel zueinander angeordnet, wobei der konvexe Abschnitt des Schlitzmusters die Gateelektroden auf ähnliche Weise wie das die Elementbereiche bildende Muster schneidet und, ähnlich wie bei der Anordnung des Elementbereichs bzw. der Elementbereiche, mit einem Versatz um einen halben Teilungsabstand ausgebildet ist. Ferner sind oder werden an den vorbestimmten Bereichen selektiv Bitleitungskontakte 22 erzeugt.

Bei Anwendung der Erfindung auf die 8F²-Schichttyp- Speicherzellen kann demzufolge ein ähnlicher Vorteil wie bei den 6F²-Schichttyp-Speicherzellen erzielt werden. Außerdem ist es bei den erstgenannten Zellen nicht nötig, ein kompliziertes Muster zur Ausbildung der Elektroden zu verwenden, so daß die Bitleitungen und die Elementbereiche einfach (gegeneinander) versetzt werden können.

Wie oben beschrieben, wird mit der Erfindung eine Halbleiteranordnung bereitgestellt, bei welcher kein Kontaktfehler oder -versagen auftritt, auch wenn Kontaktlöcher gegenüber parallel verlaufenden Leitungen (Verdrahtungen) versetzt sind. Infolgedessen ist es erfindungsgemäß möglich, einen 1 Gbit-DRAM der nächsten Generation mit hohem Ausbringen herzustellen.

Bei jeder oben beschriebenen Ausführungsform ist die Erfindung auf Gateelektroden angewandt. Sie kann jedoch auch auf von Gateelektroden verschiedene Elektroden angewandt werden. Obgleich sich weiterhin die beschriebenen Ausführungsformen auf DRAMs beziehen, ist die Erfindung auch auf von letzteren verschiedene Halbleiterspeicher anwendbar. Darüber hinaus ist die Erfindung nicht auf Halbleiterspeicher beschränkt, sondern auch auf eine beliebige andere Halbleiteranordnung anwendbar, die zwischen Leitungen oder Verdrahtungen (z. B. am peripheren Schaltkreisbereich angeordnete Gateleitungen o. dgl.), die parallel zueinander verlaufen, Kontaktlöcher aufweist.

Claims

1. Verfahren zur Herstellung einer Halbleiter anordnung, umfassend folgende Schritte:
Anordnen mehrerer Leitungen oder Verdrahtungen (13) auf einem Halbleitersubstrat (11),
Erzeugen von Isolierfilmen (14) einer ersten Gruppe auf den Oberseiten der jeweiligen Leitungen (13) und
Erzeugen von Isolierfilmen (15) einer zweiten Gruppe an bzw. auf Seiten der Leitungen (13),
gekennzeichnet durch folgende Schritte:
zwischen den Leitungen (13) erfolgendes Erzeugen von Isolierfilmen (16) einer dritten Gruppe, deren Oberseiten in einer Höhe nicht über den Oberseiten der Isolierfil me (14) der ersten Gruppe angeordnet sind,
Ausbilden von Kontaktlöchern durch selektives Ätzen der Isolierfilme (16) der dritten Gruppe und
Füllen der Kontaktlöcher mit einem elektrisch leit fähigen Material (36).

2. Verfahren nach Anspruch 1, dadurch gekennzeich net, daß der Schritt des Ausbildens der Kontaktlöcher einen Schritt des Formens eines Musters mit Schlitzen, die sich mit mindestens einer der Leitungen (13) über schneiden, umfaßt.

3. Verfahren nach Anspruch 2, dadurch gekennzeich net, daß der Schritt des Formens des Musters einen Schritt eines Ätzens der Isolierfilme (16) der dritten Gruppe unter Benutzung einer Schlitze aufweisenden Maske und unter Benutzung des Isolierfilms (14) der ersten Gruppe als (Ätz-)Stopper umfaßt.

4. Verfahren nach Anspruch 2, dadurch gekennzeich net, daß der Schritt des Formens des Musters einen Schritt eines Ätzens der Isolierfilme (16) der dritten Gruppe unter Benutzung einer Schlitze aufweisenden Maske und unter Benutzung der Isolierfilme (14, 15) von erster und zweiter Gruppe als Stopper umfaßt.

5. Verfahren nach Anspruch 1, gekennzeichnet durch den Schritt eines Erzeugens von Isolierfilmen (52) einer vierten Gruppe auf Seiten der Kontaktlöcher nach dem Schritt des Ausbildens der Kontaktlöcher.

6. Verfahren nach Anspruch 1, gekennzeichnet durch den Schritt des Erzeugens von zweilagigen Filmen auf Sei ten der Kontaktlöcher nach dem Schritt des Ausbildens der Kontaktlöcher, wobei jeder der zweilagigen Filme einen Isolierfilm (52) und einen leitfähigen bzw. Leiter film (53) aufweist.

7. Verfahren nach Anspruch 1, dadurch gekennzeich net, daß im Schritt des Füllens der Kontaktlöcher mit elektrisch leitfähigem Material (36) das letztere Kon takte formt, deren Oberseiten auf einer Höhe gleich hoch oder tiefer als die Oberseiten der restlichen Teile der Isolierfilme (16) der dritten Gruppe liegen.

8. Verfahren nach Anspruch 1, dadurch gekennzeich net, daß die mehreren Leitungen (13) parallel zueinander angeordnet sind.

9. Verfahren zur Herstellung einer Halbleiter anordnung, umfassend folgende Schritte:
Anordnen mehrerer Leitungen oder Verdrahtungen (13) auf einem Halbleitersubstrat (11),
Erzeugen von Isolierfilmen (14) einer ersten Gruppe auf den Oberseiten der jeweiligen Leitungen (13) und
Erzeugen von Isolierfilmen (15) einer zweiten Gruppe an bzw. auf Seiten der Leitungen (13),
gekennzeichnet durch folgende Schritte:
Erzeugen von Isolierfilmen (16) einer dritten Gruppe zwischen den Leitungen (13),
Ausbilden von Kontaktlöchern durch selektives Ätzen der Isolierfilme (16) der dritten Gruppe und
Füllen der Kontaktlöcher mit elektrisch leitfähigem Material (36), um damit Kontakte zu formen, deren Ober seiten auf einer Höhe nicht über den Oberseiten der rest lichen Teile der Isolierfilme (16) der ersten Gruppe lie gen.

10. Verfahren nach Anspruch 9, dadurch gekennzeich net, daß der Schritt des Ausbildens der Kontaktlöcher einen Schritt des Formens eines Musters mit Schlitzen, die sich mit mindestens einer der Leitungen (13) über schneiden, umfaßt.

11. Verfahren nach Anspruch 10, dadurch gekenn zeichnet, daß der Schritt des Formens des Musters einen Schritt eines Ätzens der Isolierfilme der dritten Gruppe unter Benutzung einer Schlitze aufweisenden Maske und unter Benutzung des Isolierfilms (14) der ersten Gruppe als (Ätz-)Stopper umfaßt.

12. Verfahren nach Anspruch 10, dadurch gekenn zeichnet, daß der Schritt des Formens des Musters einen Schritt eines Ätzens der Isolierfilme der dritten Gruppe unter Benutzung einer Schlitze aufweisenden Maske und unter Benutzung der Isolierfilme (14, 15) von erster und zweiter Gruppe als Stopper umfaßt.

13. Verfahren nach Anspruch 9, gekennzeichnet durch den Schritt eines Erzeugens von Isolierfilmen (52) einer vierten Gruppe auf Seiten der Kontaktlöcher nach dem Schritt des Ausbildens der Kontaktlöcher.

14. Verfahren nach Anspruch 9, gekennzeichnet durch den Schritt des Erzeugens von zweilagigen Filmen auf Sei ten der Kontaktlöcher nach dem Schritt des Ausbildens der Kontaktlöcher, wobei jeder der zweilagigen Filme einen Isolierfilm (52) und einen leitfähigen bzw. Leiter film (53) aufweist.

15. Verfahren nach Anspruch 9, dadurch gekennzeich net, daß im Schritt des Erzeugens der Isolierfilme (16) der dritten Gruppe die Isolierfilme (16) der dritten Gruppe Oberseiten aufweisen, die auf einer Höhe gleich hoch oder höher als die Oberseiten der Isolierfilme (14) der ersten Gruppe liegen.

16. Verfahren nach Anspruch 9, dadurch gekennzeich net, daß die mehreren Leitungen (13) parallel zueinander angeordnet sind.